技术编号:7525552
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及电子电路,尤其涉及一种锁相环频率锁定的检测方法及电路。 背景技术锁相环(Phase Locked Loop,縮写为PLL)已成为现在电子系统中的基本构件之一, 它们被广泛地用在通信、多媒体以及其它应用中,频率合成器、FM解调器、时钟恢复电 路以及音频译码器就是相关锁相环电路的一些应用。锁相环电路是负反馈控制系统,通常的锁相环在其正向路径中包括鉴相\鉴频器 (PFD)、电荷泵(CP)和振荡器(VCO)、分频器、振荡器的输出端经过分频器后的分频 信号...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。