专利名称：锁相环频率锁定的检测方法及电路的制作方法
技术领域：
本发明涉及电子电路技术领域，尤其涉及一种锁相环频率锁定的检测方法及电路。
背景技术：
锁相环(Phase Locked Loop,縮写为PLL)已成为现在电子系统中的基本构件之一， 它们被广泛地用在通信、多媒体以及其它应用中，频率合成器、FM解调器、时钟恢复电 路以及音频译码器就是相关锁相环电路的一些应用。
锁相环电路是负反馈控制系统，通常的锁相环在其正向路径中包括鉴相\鉴频器 (PFD)、电荷泵(CP)和振荡器(VCO)、分频器、振荡器的输出端经过分频器后的分频 信号与鉴相\鉴频器的输入端相连构成反向路径。当锁相环处于稳态时，该分频信号与输 入参考时钟信号的相位和频率差接近零，这种状态称为"锁定"，否则称为"失锁"。锁 相环电路处于锁定时，该VCO的输出就可以用在上述的各种应用中。相应地，需要这样 一种锁定检测电路，它能够确定该锁相环电路是否正处在"锁定"模式还是"失锁"模 式。
通常应用于锁相环的频率锁定检测电路包括以下几种
第一种是通过在一个基准时间内对检测时钟进行计数来判断频差。参考时钟信号经过 基准时间产生电路进行固定分频，得到一个时间段，为基准时间；然后在此基准时间内， 对待检测时钟进行计数；计数值被送到计数判断电路中进行比较，如果该值在设定阈值的 允许偏差内，则认为该时钟已完成锁定，输出锁定信号为高；此种频率锁定判定方法虽然 实现了锁相环频率锁定的判断且实现过程较为简单，但是由于在基准时间内进行检测，对 频率锁定过程中可能出现的短暂失锁现象无法处理，且对于超出设计范围的极小固定频差 无法实现检测；
第二种是利用锁相环输出时钟和参考时钟进行比较来检测输出频率是否锁定。检测电 路时通过比较锁相环的输出时钟频率和参考时钟两者的时钟变化边沿的接近程度来检测输 出频率是否锁定。当连续几个时钟周期内两个时钟的变化边沿很接近，则检测电路认锁相环输出时钟的频率己经锁定，否则没有锁定。但这种电路的不足在于用模拟电路精确比较 两个边沿之间的小间隔，是十分困难的；另外，如果锁相环存在静态误差，即使锁相环的 输出频率已经锁定，但该检测电路仍然认为没有锁定，不能提供一个锁定信号。
发明内容
本发明为解决上述技术问题提供了锁相环频率锁定的检测方法和电路，可以有效解决 检测电路可靠性不高的问题。 本发明的技术方案如下
锁相环频率锁定的检测方法，其特征在于每个信号时钟周期内，当锁相环中鉴相器 的输出信号UP/DN相同时，进行缓慢正向积分，当锁相环中鉴相器的输出信号UP/DN存
在差异时，进行快速负向积分，通过积分累积的值来判断锁相环是否处于锁定状态。
所述检测方法的具体步骤为
A、 当锁相环处于低功耗(PD4)状态时，锁相环处于非工作状态，锁定检测信号始终 为低；
B、 当锁相环处于正常工作模式(PD=0)时，在一个锁相环输入时钟周期内，当锁相 环中鉴相器的输出信号UP/DN之间有差异时，进行负向积分，即对电容进行快速放电； 反之进行正向积分，即对电容进行缓慢充电；
C、 当锁相环处于失锁状态时，锁相环中鉴相器的输出信号UP的有效状态大于或小 于DN的有效状态，使得在一个锁相环输入时钟周期内，负向积分值大于或等于正向积分 值，及电容放电速度大于或等于充电速度；在锁相环处于失锁状态中时，总的积分值仍然 处于一个低于设计阈值的状态，锁定检测信号始终为低；
D、 当锁相环接近锁定状态时，锁相环中鉴相器的输出信号UP的有效状态接近与 DN相等的有效状态，此时在一个锁相环输入时钟周期内，负向积分的时间小于正向积分 的时间，即电容放电速度小于充电速度，因此在锁相环频率锁定后，积分的值最终会达到 并保持为高的状态；
F、当积分值高于设计阈值时，锁定检测信号变为高，锁相环已达到锁定状态。 根据上述检测方法实现的锁相环频率锁定的电路，其特征在于包括依次连接的控制 逻辑模块、误差累积模块、阈值比较模块、整形输出模块，所述控制逻辑模块用于产生差 分信号，误差累积模块受差分信号控制产生误差累计信号，阈值比较模块将误差累计信号锁相环中鉴频/鉴相器的输出信号UP/DN和锁相环 的PD信号，用于产生信号EN/ENN，其中EN/ENN互为差分信号。
所述误差累积模块包括产生恒定电流的电流源I、开关K2N、开关K2、开关K1和电 容C;开关K2N受控制逻辑模块产生的信号ENN控制，串联在电流源I与地之间；开关 K2受控制逻辑模块产生的信号EN控制，串联于电流源I和开关K1中间；开关K1受控 制逻辑模块产生的信号En控制，串联于开关K2和地之间；电容C与开关K1并联，且 与开关K2串联。
所述阈值比较模块用于对误差累积模块产生的误差累计信号与设计阈值进行比较，得 到输出信号OUT，阈值比较模块可以为斯密特触发器；
所述整形输出模块用于对阈值比较模块的输出信号OUT进行整形，然后输出锁相环 锁定指示信号PLL_LOCK。
所述锁相环频率锁定的电路的具体工作流程如下
当锁相环处于低功耗状态时，输入信号PD4，控制逻辑模块产生控制信号 EN=0/ENN=1;开关K1/K2N闭合，K2断开，误差累积模块输出(CHAR)的电压等于 0，低于阈值比较模块设定的比较阈值，阈值比较模块输出信号OlH^0，通过整形输出模 块整形输出PLL—LOCK=0;
当锁相环处于正常工作状态时，输入信号PD-O;
在一个锁相环输入时钟周期内，锁相环中鉴相器的输出信号UP=0/DN=0或 P=1/DN=1，控制逻辑模块产生控制信号EN=1/ENN=0;开关K2闭合，K1/K2N断开，电 流源I产生的一个恒定电流通过开关K2在电容C上进行正向积分，误差累积模块输出 CHAR上的电压开始缓慢上升；当锁相环中鉴相器的输出信号UP=1/DN=0或UP= 0/DN-l时，控制逻辑模块产生控制信号EN-0/ENN-l，开关K1/K2N闭合，K2断开，电容C 的电荷通过开关K1进行放电，误差累积模块输出(CHAR)的电压开始快速下降；
当锁相环处于失锁的状态下，锁相环输入时钟CLK一IN与锁相环反馈时钟CLK一DIV 之间存在大的相差；任意一个锁相环输入时钟周期内，在控制逻辑模块产生的控制信号 EN/ENN的控制下，误差累积模块中的电容都存在一个充电和放电的过程，且放电速度大于或等于充电速度；因此，即使通过长时间的累积，误差累积模块输出(CHAR)的电压 将一直低于阈值比较模块设定的比较阈值，阈值比较模块的输出信号OUT:0，通过整形 模块整形输出PLL—LOCK=0;
当锁相环处于锁定的状态下，锁相环输入时钟CLKJN与锁相环反馈时钟CLK_DIV 之间存在微小的且不随时间变化的相差；任意一个锁相环输入时钟周期内，在控制逻辑模 块产生控制信号EN/ENN的控制下，误差累积模块中电容仍然存在一个充电和放电的过 程，放电速度小于充电速度；因此通过长时间的累积，误差累积模块输出(CHAR)的电 压在经历了一个由低到高的过程后，最终保持为高的状态；当误差累积模块输出
(CHAR)的电压高于阈值比较模块设定的比较阈值后，阈值比较模块的输出信号 OUT=l，通过整形模块整形输出PLL一LOCK-O。 本发明的有益效果如下
本发明提供的锁相环频率锁定的检测方法和电路，可以有效解决检测电路可靠性不高 的问题。
图1为本发明的锁相环频率锁定的电路示意图
图2为本发明的波形示意图
具体实施例方式
如图l-2所示，锁相环频率锁定的检测方法，是在每个信号时钟周期内，当锁相环中 鉴相器的输出信号UP/DN相同时，进行缓慢正向积分，当锁相环中鉴相器的输出信号 UP/DN存在差异时，进行快速负向积分，通过积分累积的值来判断锁相环是否处于锁定 状态。
所述检测方法的具体步骤为
A、 当锁相环处于低功耗(PD-1)状态时，锁相环处于非工作状态，锁定检测信号始终 为低；
B、 当锁相环处于正常工作模式(PD=0)时，在一个锁相环输入时钟周期内，当锁相 环中鉴相器的输出信号UP/DN之间有差异时，进行负向积分，即对电容进行快速放电； 反之进行正向积分，即对电容进行缓慢充电；
C、 当锁相环处于失锁状态时，锁相环中鉴相器的输出信号UP的有效状态大于或小于DN的有效状态，使得在一个锁相环输入时钟周期内，负向积分值大于或等于正向积分 值，及电容放电速度大于或等于充电速度；在锁相环处于失锁状态中时，总的积分值仍然 处于一个低于设计阈值的状态，锁定检测信号始终为低；
D、当锁相环接近锁定状态时，锁相环中鉴相器的输出信号UP的有效状态接近与 DN相等的有效状态，此时在一个锁相环输入时钟周期内，负向积分的时间小于正向积分 的时间，及电容放电速度小于充电速度，因此在锁相环频率锁定后，积分的值最终会达到 并保持为高的状态；
F、当积分值高于设计阈值时，锁定检测信号变为高，锁相环已达到锁定状态。 根据上述检测方法实现的锁相环频率锁定的电路，其特征在于包括依次连接的控制 逻辑模块、误差累积模块、阈值比较模块、整形输出模块，所述控制逻辑模块用于产生差 分信号，误差累积模块受差分信号控制产生误差累计信号，阈值比较模块将误差累计信号 与设计阈值进行比较，比较后的输出信号经过整形输出模块整形输出，得到锁相环锁定的 指示信号。
所述控制逻辑模块的输入信号为锁相环中鉴频/鉴相器的输出信号UP/DN和锁相环 的PD信号，用于产生信号EN/ENN，其中EN/ENN互为差分信号。
所述误差累积模块包括产生恒定电流的电流源I、开关K2N、开关K2、开关K1和电 容C;开关K2N受控制逻辑模块产生的信号ENN控制，串联在电流源I与地之间；开关 K2受控制逻辑模块产生的信号EN控制，串联于电流源I和开关K1中间；开关K1受控 制逻辑模块产生的信号En控制，串联于开关K2和地之间；电容C与开关K1并联，且 与开关K2串联。
所述阈值比较模块用于对误差累积模块产生的误差累计信号与设计阈值进行比较，得 到输出信号OUT，阈值比较模块可以为斯密特触发器；
所述整形输出模块用于对阈值比较模块的输出信号OUT进行整形，然后输出锁相环 锁定指示信号PLL一LOCK。
所述锁相环频率锁定的电路的具体工作流程如下
当锁相环处于低功耗状态时，输入信号PD-1，控制逻辑模块产生控制信号 EN=0/ENN=1;开关K1/K2N闭合，K2断开，误差累积模块输出(CHAR)的电压等于 0，低于阈值比较模块设定的比较阈值，阈值比较模块输出信号OUT-0，通过整形输出模块整形输出PLL_LOCK=0;
当锁相环处于正常工作状态时，输入信号PD:0;
在一个锁相环输入时钟周期内，锁相环中鉴相器的输出信号UP-0/DN-0或 P=1/DN=1，控制逻辑模块产生控制信号EN=1/ENN=0;开关K2闭合，K1/K2N断开，电 流源I产生的一个恒定电流通过开关K2在电容C上进行正向积分，误差累积模块输出 CHAR上的电压开始缓慢上升；当锁相环中鉴相器的输出信号UP-1/DN-0或UP= 0/DN= I时，控制逻辑模块产生控制信号ENi/ENN-l，开关K1/K2N闭合，K2断开，电容C 的电荷通过开关K1进行放电，误差累积模块输出(CHAR)的电压开始快速下降；
当锁相环处于失锁的状态下，锁相环输入时钟CLK一IN与锁相环反馈时钟CLK_DIV 之间存在大的相差；任意一个锁相环输入时钟周期内，在控制逻辑模块产生的控制信号 EN/ENN的控制下，误差累积模块中的电容都存在一个充电和放电的过程，且放电速度大 于或等于充电速度；因此，即使通过长时间的累积，误差累积模块输出(CHAR)的电压 将一直低于阈值比较模块设定的比较阈值，阈值比较模块的输出信号OIHM)，通过整形 模块整形输出PLL_LOCK=0;
当锁相环处于锁定的状态下，锁相环输入时钟CLK—IN与锁相环反馈时钟CLK—DIV 之间存在微小的且不随时间变化的相差；任意一个锁相环输入时钟周期内，在控制逻辑模 块产生控制信号EN/ENN的控制下，误差累积模块中电容仍然存在一个充电和放电的过 程，放电速度小于充电速度；因此通过长时间的累积，误差累积模块输出(CHAR)的电 压在经历了一个由低到高的过程后，最终保持为高的状态；当误差累积模块输出
(CHAR)的电压高于阈值比较模块设定的比较阈值后，阈值比较模块的输出信号 0UT-1，通过整形模块整形输出PLL LOCK=0。
权利要求
1、锁相环频率锁定的检测方法，其特征在于每个信号时钟周期内，当锁相环中鉴相器的输出信号UP/DN相同时，进行正向积分，当锁相环中鉴相器的输出信号UP/DN存在差异时，进行负向积分，通过积分累积的值来判断锁相环是否处于锁定状态。
2、 根据权利要求1所述锁相环频率锁定的检测方法，其特征在于具体步骤为A、 当锁相环处于低功耗状态时，锁相环处于非工作状态，锁定检测信号始终为低；B、 当锁相环处于正常工作模式时，在一个锁相环输入时钟周期内，当锁相环中鉴相 器的输出信号UP/DN之间有差异时，进行负向积分，即对电容进行快速放电；反之进行 正向积分，即对电容进行缓慢充电；C、 当锁相环处于失锁状态时，锁相环中鉴相器的输出信号UP的有效状态大于或小 于DN的有效状态，使得在一个锁相环输入时钟周期内，负向积分值大于或等于正向积分 值，及电容放电速度大于或等于充电速度；在锁相环处于失锁状态中时，总的积分值仍然 处于一个低于设计阈值的状态，锁定检测信号始终为低；D、 当锁相环接近锁定状态时，锁相环中鉴相器的输出信号UP的有效状态接近相等 DN的有效状态，此时在一个锁相环输入时钟周期内，负向积分的时间小于正向积分的时 间，及电容放电速度小于充电速度；在锁相环频率锁定后，积分的值最终达到并保持为高 的状态；F、当积分值高于设计阈值时，锁定检测信号变为高，锁相环已达到锁定状态。
3、 根据权利要求2所述检测方法的实现锁相环频率锁定的电路，其特征在于包括 依次连接的控制逻辑模块、误差累积模块、阈值比较模块、整形输出模块，所述控制逻辑 模块用于产生差分信号，误差累积模块受差分信号控制产生误差累计信号，阈值比较模块 将误差累计信号与设计阈值进行比较，比较后的输出信号经过整形输出模块整形输出，得 到锁相环锁定的指示信号。
4、 根据权利要求3所述锁相环频率锁定的电路，其特征在于所述控制逻辑模块的 输入信号为锁相环中鉴频/鉴相器的输出信号UP/DN和锁相环的PD信号，用于产生信 号EN/ENN，其中EN/ENN互为差分信号。
5、 根据权利要求3所述锁相环频率锁定的电路，其特征在于所述误差累积模块包 括产生恒定电流的电流源I、开关K2N、开关K2、开关K1和电容C;开关K2N受控制 逻辑模块产生的信号ENN控制，串联在电流源I与地之间；开关K2受控制逻辑模块产 生的信号EN控制，串联于电流源I和开关K1中间；开关K1受控制逻辑模块产生的信号 En控制，串联于开关K2和地之间；电容C与开关K1并联，且与开关K2串联。
6、 根据权利要求3所述锁相环频率锁定的电路，其特征在于所述阈值比较模块用 于对误差累积模块产生的误差累计信号与设计阈值进行比较，得到输出信号OUT。
7、 根据权利要求3所述锁相环频率锁定的电路，其特征在于所述整形输出模块用 于对阈值比较模块的输出信号OUT进行整形，然后输出锁相环锁定指示信号 PLL—LOCK。
8、 根据权利要求5或6或7所述锁相环频率锁定的电路，其特征在于具体工作流程 如下当锁相环处于低功耗状态时，输入信号PD4，控制逻辑模块产生控制信号 EN=0/ENN=1;开关K1/K2N闭合，K2断开，误差累积模块输出CHAR的电压等于0， 低于阈值比较模块设定的比较阈值，阈值比较模块输出信号Oin^0，通过整形输出模块 整形输出PLL—LOCK=0;当锁相环处于正常工作状态时，输入信号PD=0;在一个锁相环输入时钟周期内，锁相环中鉴相器的输出信号UP=0/DN=0或 P=1/DN=1，控制逻辑模块产生控制信号EN=1/ENN=0;开关K2闭合，K1/K2N断开，电 流源I产生的一个恒定电流通过开关K2在电容C上进行正向积分，误差累积模块输出 CHAR上的电压开始缓慢上升；当锁相环中鉴相器的输出信号UP=1/DN=0或UP- 0/DN= l时，控制逻辑模块产生控制信号ENK)/ENN-1，开关K1/K2N闭合，K2断开，电容C 的电荷通过开关K1进行放电，误差累积模块输出CHAR的电压开始快速下降；当锁相环处于失锁的状态下，锁相环输入时钟CLK一IN与锁相环反馈时钟CLK_DIV 之间存在大的相差；任意一个锁相环输入时钟周期内，在控制逻辑模块产生的控制信号 EN/ENN的控制下，误差累积模块中的电容都存在一个充电和放电的过程，且放电速度大 于或等于充电速度；因此，即使通过长时间的累积，误差累积模块输出CHAR的电压将 一直低于阈值比较模块设定的比较阈值，阈值比较模块的输出信号OUT^0，通过整形模块整形输出PLL—LOCK=0;当锁相环处于锁定的状态下，锁相环输入时钟CLKJN与锁相环反馈时钟CLK_DIV 之间存在微小的且不随时间变化的相差；任意一个锁相环输入时钟周期内，在控制逻辑模 块产生控制信号EN/ENN的控制下，误差累积模块中电容仍然存在一个充电和放电的过 程，放电速度小于充电速度；因此通过长时间的累积，误差累积模块输出(CHAR)的电 压在经历了一个由低到高的过程后，最终保持为高的状态；当误差累积模块输出CHAR 的电压高于阈值比较模块设定的比较阈值后，阈值比较模块的输出信号OUT4，通过整 形模块整形输出PLL_L0CK=0。
全文摘要
本发明公开了锁相环频率锁定的检测方法，是在每个信号时钟周期内，当锁相环中鉴相器的输出信号UP/DN相同时，进行正向积分，当锁相环中鉴相器的输出信号UP/DN存在差异时，进行负向积分，通过积分累积的值来判断锁相环是否处于锁定状态；实现上述方法的锁相环频率锁定电路，包括依次连接的控制逻辑模块、误差累积模块、阈值比较模块、整形输出模块，所述控制逻辑模块用于产生差分信号，误差累积模块受差分信号控制产生误差累计信号，阈值比较模块将误差累计信号与设计阈值进行比较，比较后的输出信号经过整形输出模块整形输出，得到锁相环锁定的指示信号；本发明的锁相环频率锁定的检测方法和电路，可有效解决检测电路可靠性不高的问题。
文档编号H03L7/08GK101621297SQ20091006023
公开日2010年1月6日 申请日期2009年8月3日 优先权日2009年8月3日
发明者斌 李, 武国胜 申请人:和芯微电子(四川)有限公司