专利名称：多层次fpga的制作方法
技术领域：
本发明涉及集成电路。
背景技术：
传统的island-style(隔离岛型)FPGA是由可配置逻辑块 (Configurable Logic Block, CLB)、布线资源(Route Resource, RRS) 和输入输出块(1/0 Block, IOB)三个组成部分。布线资源包含开关块 (Switch Block, SB)和连接块(Connection Block, CB)。如图1是 隔离岛型FPGA的结构简图，CLB和SB按照阵列对称排列，这种高 度对称结构极大的方便了软件的编写，但是在以下两方面仍存在着较 大的问题隔离岛FPGA结构上的高度对称性决定了它的芯片布线资 源不能充分使用；布线延迟较大。
发明内容
本发明所要解决的技术问题是，提供一种多层次FPGA，能够最 大限度的充分利用布线资源，同时具有良好的延时特性。
本发明解决所述技术问题采用的技术方案是，多层次FPGA，包 括可配置逻辑块CLB、布线资源、输入输出块IOB，所述布线资源 包括通道、开关块SB和连接块CB， CLB通过连接块CB与通道连 接；其特征在于，FPGA包括至少三个层；每一层包括多个模块，每 一模块包括多个运算单元，运算单元之间、各模块之间通过布线资源 连接；低层模块构成较高层模块的运算单元；低层模块之间的通道宽 度大于高层模块之间的通道宽度；最低层模块为CLB。
所述FPGA分为三层，第一层的运算单元为CLB。每一层的运 算单元为矩阵排列。
本发明的有益效果是，提高了布线资源的利用效率，较现有技术 而言，具有更好的时延特性，并且更利于芯片的高度集成化和小型化。
以下结合附图和具体实施方式
对本发明作进一步的说明。
图la是现有技术的结构示意图，图lb是CLB、 SB、 CB和通道
的连接关系示意图。
图2是本发明的层次结构示意图。图3是本发明的CLB结构示意图。
图4是第一层(LEV-1)结构示意图。 图5是第二层(LEV-2)结构示意图。 图6是第三层(LEV-3)结构示意图。
具体实施例方式
本发明提出一种新的FPGA结构，称之为Multi-level FPGA (多 层次FPGA)，该结构能够有效的解决这两方面的问题，具体结构如 图2所示。从图中可以看出，不同于隔离岛FPGA，本发明的FPGA 分为多个层次，各层次完成相应的功能，而且每个层次中的通道宽度 W (代表通道中的线条数为W)随着层次的增高而降低，从而最大限 度的充分利用布线资源，由于绝大部分逻辑块之间的布线都是通过低 层次的布线资源(短线)连接而成，因此电路的延时特性也较好。
如图3所示，多层次FPGA的CLB和普通FPGA的CLB是相同 的，作为一个例子，本发明的CLB包含4个基本逻辑单元(Basic Logic Element, BLE)，引脚包含10个输入和4个输出，具体排布见图3。 CLB作为最低层的运算单元。
图4为第一层模块的结构示意图。本实施方式中，第一层的一个 模块(称为LEV-1)由4个CLB和9个SB组成，通道宽度W=20。 CLB模块C0 C3和通道进行数据交换都需要经过连接块(Connection Block, CB，表示为图中箭头)。连接块的面积和延迟受通道宽度和 CLB引脚数的直接影响。通道宽度越大，引脚数越多，连接块的面 积越大，延迟也会呈线形增长。
图5是比图4更高一层次的第二层的模块结构示意图，第二层的 一个模块(称为LEV-2)由4个LEV-1和9个SB组成，通道宽度 W=15， LEV-1共有8个输入和4个输出。
图6是多层次FPGA的顶层，由4个LEV-2和9个SB组成，通 道宽度W40， LEV-2共有4个输入和4个输出。
从对以上各个层次的分析可以看出，Multi-level FPGA共有3个 层次，比隔离岛FPGA多了两个层次，而且随着层次的提高，通道宽 度W相应减少。LEV-1作为最底层，其布线资源主要进行运算单元 的连接；LEV-2的布线资源负责部分运算和部分数据传输，图6的顶 层只负责数据传输。
实施例
为了比较隔离岛FPGA和Multi-level FPGA在延迟和面积方面的优劣，考虑以下的实施例。
分别用隔离岛FPGA和本发明的多层次FPGA实现一个8位的全 加器。在8位全加器中，设输入的两组8位数据分别为Al， A2， A3， A4， A5， A6， A7禾卩B1， B2， B3， B4， B5， B6， B7，进位为Cin。 每个CLB可实现一个一位的加法器，因此需要8个CLB，图1标注 出了隔离岛FPGA用到的8个CLB，这样的分布是实际应用中可能 性比较大的分布方式。图la中，黑色方块表示SB，白色方块表示 CLB，黑色方块之间的线段表示通道，CLB和通道之间通过CB连接， 每两个CLB之间都有两个CB， CB在图la中未画出，在图lb中表 示为黑色矩形。每个CLB可以看成1位的全加器，使用了该CLB的 3个输入和2个输出，8个CLB相当于形成了一个CLB链，把这个 CLB链的顺序设置为l一2 — 3—4一5 —6 — 7 —8，如图1所示。前一 个CLB输出的进位值作为下一个CLB的进位输入，由此可知现有技 术的隔离岛FPGA实现8位全加器需要经过14个CB (图中未标出) 和5个SB (图la中带白色圆圈的黑色方块)。
本实施例的多层次FPGA用到的八个CLB分别为LEV2 (0)中 LEVI (0)的4个CLB禾BLEV2 (3)中LEV1(0)的4个CLB。本发 明的多层次FPGA完成8位全加器也需要经过14个CB和5个SB， 由于采用了层次化的结构，将所有运算集中在LEV2(0)的LEV1(0)和 LEV2(3)的LEV1(0)中进行，而将数据传输改为在LEV-2和顶层进行， 这样可以减少实现功能所需的硬件资源。从图4、 5、 6可知经过的5 个SB分别为S2(4)、 S2(5)、 S2(8)、 S3(4)以及另一个第二层模块的 S2(0)。这些SB的规模都比隔离岛FPGA的那5个SB小。因此总体 的布线面积比隔离岛FPGA要小，同时由于SB间的连线较短，因此 时延也比隔离岛FPGA要小。
权利要求
1、多层次FPGA，包括可配置逻辑块CLB、布线资源、输入输出块IOB，所述布线资源包括通道、开关块SB和连接块CB，CLB通过连接块CB与通道连接；其特征在于，FPGA包括至少三个层；每一层包括多个模块，每一模块包括多个运算单元，运算单元之间、各模块之间通过布线资源连接；低层模块构成较高层模块的运算单元；低层模块之间的通道宽度大于高层模块之间的通道宽度；最低层模块为CLB。
2、 如权利要求1所述的多层次FPGA，其特征在于，所述FPGA 分为三层，第一层的运算单元为CLB。
3、 如权利要求1所述的多层次FPGA，其特征在于，每一层的 运算单元为矩阵排列。
全文摘要
多层次FPGA，涉及集成电路技术。本发明包括可配置逻辑块CLB、布线资源、输入输出块IOB，所述布线资源包括通道、开关块SB和连接块CB，CLB通过连接块CB与通道连接；其特征在于，FPGA包括至少三个层；每一层包括多个模块，每一模块包括多个运算单元，运算单元之间、各模块之间通过布线资源连接；低层模块构成较高层模块的运算单元；低层模块之间的通道宽度大于高层模块之间的通道宽度；最低层模块为CLB。本发明的有益效果是，提高了布线资源的利用效率，较现有技术而言，具有更好的时延特性，并且更利于芯片的高度集成化和小型化。
文档编号H03K19/177GK101494455SQ20091005843
公开日2009年7月29日 申请日期2009年2月26日 优先权日2009年2月26日
发明者冯新鹤, 俊 张, 平 李, 李文昌, 谢小东, 阮爱武 申请人:电子科技大学;成都华微电子系统有限公司