技术编号:7530467
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及锁相环路。此外,本发明涉及具有该锁相环路的半导体器件。本发明还涉及具有上述半导体器件和天线的无线芯片(wireless tag)。背景技术锁相环路(PLL ;Phase Locked Loop)具有生成与输入了的时钟信号同步的时钟信号或频率是输入了的时钟信号的N倍的时钟信号的功能。或者锁相环路当被输入类似于时钟信号的数据信号时,具有生成稳定的时钟信号的功能。在下面的专利文件I中记载有锁相环路的基本结构。[专利文件I]日本专利公开Hei10-065...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。