技术编号：7539973
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及电路布置，具体涉及用于亚时钟或亚像素精度的相位 测量和相位产生的锁相环及其相应方法。背景技术在数字电路中，需要产生时钟信号以触发模数转换器(ADC)中 的数字核或采样保持门中的锁存单元(FF)，具体是触发器。在许多 情况下，从晶体振荡器中导出该时钟就足够了。在时钟需要与输入信号有特定频率关系或相位关系的情况下，必 须控制时钟产生。这是锁频环(FLL)、锁相环(PLL)或延迟锁定环 (DLL)的应用领域。可以在模拟域或数字域中实现这种控制环方法。在...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。