电路布置、具体是锁相环、及其相应方法

专利名称：电路布置、具体是锁相环、及其相应方法
技术领域：
本发明涉及电路布置，具体涉及用于亚时钟或亚像素精度的相位 测量和相位产生的锁相环及其相应方法。
背景技术：
在数字电路中，需要产生时钟信号以触发模数转换器(ADC)中 的数字核或采样保持门中的锁存单元(FF)，具体是触发器。在许多 情况下，从晶体振荡器中导出该时钟就足够了。在时钟需要与输入信号有特定频率关系或相位关系的情况下，必 须控制时钟产生。这是锁频环(FLL)、锁相环(PLL)或延迟锁定环 (DLL)的应用领域。可以在模拟域或数字域中实现这种控制环方法。在模拟域中，因 为噪声、泄漏和其他影响会损害环的性能的效应，所以环的时间常数 不能过大。在数字方法的情况下，仍然存在模拟接口。该模拟接口必须设计 成使工作量和风险最小。过去已存在多种不同方法，其中一种使用级联锁相环(PLL)系 统。速度较慢并可调的外环是数字域的一部分。内环是模拟的，并锁 定至外环的输出信号。内环用作数字部分与模拟环境之间的接口，并 且在一般情况下将相位分辨率提高到亚时钟分辨率，或者在视频处理 的情况下将其提高到亚像素分辨率。这里的缺点在于非常大的专用模拟部分，只有付出巨大努力，才 可能将这一部分转移至另一工艺。使用级联锁相环(PLL)系统的另 一缺点涉及性能，具体是线性，以及模拟部分的工艺依赖性和温度依 赖性。
上述方法在提及数字锁相环的现有技术文献EP 0 619 653 Al和 提及环形振荡器的现有技术文献EP 0 899 879 A2中有所论述。采用这 种实施方式达到了 1纳秒中200皮秒的抖动值。不幸的是，抖动幅度 依赖于输入频率、工作点、温度和PLL工艺，并且在上述余量内是不 可预测的。现有技术设计方法已迈出了另一步，其中未使用环形振荡器而是 使用延迟线来将分辨率提高到亚像素分辨率并将其用于模拟相位产 生。该延迟线用作时间至数字转换器(TDC)和数字至时间转换器 (DTC)的基准。时间至数字转换器是对相对于作为延迟线的输入时钟的参考时钟 边沿的输入参考边沿的相位进行测量的电路。该时间至数字转换器的 输出是数字字。数字至时间转换器是正好实现相反功能的电路，目卩，数字至时间 转换器对于输入处的数字字产生模拟输出相位，其只选择延迟线的输 出相位之一。相比于在图像改进组合网络(PICNIC)中实现的环形振荡器及其 后继者，该延迟线的优点是在温度依赖性、工艺依赖性和线性方面存 在的问题较少。因为使用64级的延迟线，所以在线性方面仍然存在问 题，要校正64级是非常困难的。此外，最末级与第一级之间的步骤也 会引起线性方面的问题。延迟线的参考时钟必须具有比亚像素分辨率低很多的抖动。由于 接地反弹(ground bouncing)问题，在数字电路中实现这一 目的相当 困难。此外，延迟线是专用模拟块。因此，从一种工艺转移至另一工 艺会产生与先前一样的问题。此外，在延迟线之前实现时钟倍频器 PLL，以向延迟线提供频率足够高的输入频率。这也是可能引起抖动 的模拟块。在计戈U Ultimate One Chip-TV 5 (UOC-5; internal denotation: Progressive Picasso or ProPic)中使用了数字时钟合成的新方法，其中 控制环和用于产生亚像素分辨率的方法完全不同。在这种方法中，时 钟倍频器锁相环中的环形振荡器的三个相位直接用于获得所需的亚像
素分辨率。因此，数字锁相环中不再必需延迟线和环形振荡器。时钟倍频器PLL工作在高得多的频率上，而不是要获得该分辨 率。这对于将数字PLL调整至其他工艺，提供了更大的灵活性。此外， 该方法去除了系统中的较大模拟部分，并且不再有信号除法器来产生 数字至时间转换器的输入。这种信号除法器会非常复杂、消耗周期时 间、引入取整误差并限制可能的输出频率。这种信号除法器已由所谓 的离散时间振荡器或示波器数字时间振荡器(DTO)取代。一个不利之处在于特定类型的现有技术系统是针对三个相位而构 造的，而3不是2的幂。选择三个相位与提供该相位数量的模拟PLL 的可用性有关。但是，这一原理可以应用于任意数量的相位，优选的 是2的幂，例如4 (=22)或8 (=23),从而避免通过重新縮放相位字 而产生的取整误差。这会降低PLL的频率。为了获得更高分辨率，该 系统也可以使用6个相位。除此之外，现有技术文献US 2002/0033737A1涉及一种对数控振 荡器调谐输入进行时间抖动的系统和方法。这种对完全数控的振荡器(DCO)的调谐输入进行时间抖动的技术采用移位寄存器和复用器， 两者响应于Z-A调制延迟控制，以最小化由该数控振荡器产生的伪音 调。现有技术文献US 2002/0033737A1中的移位寄存器是通过DCO 输出信号提供的分频高频参考信号来定时的。该复用器是通过重新定 时的频率参考来定时的，并与DCO输出信号同步。因此，响应于延 迟控制，对复用器输出进行时间抖动，以最小化由于切换而引起的扰 动。现有技术文献W099/13579A1公开了一种时间分辨率提高的数字 PLL电路。该数字PLL电路包括相位检测器，该相位检测器接收外部 同步信号和第一反馈信号，并产生相位差信号。所述相位差信号的值 是对同步信号与第一反馈信号之间的相位差的测量。根据现有技术文献W099/13579A1的电路也包括连接在相位检测 器下游的数字时间振荡器(DTO)，所述DTO根据相位差信号产生n 比特宽数字输出信号，该电路还包括用于将DTO的输出信号传送至 相位检测器以作为第一反馈信号的反馈装置、以及与DTO的输出连 接并具有校正信号输出的解码装置。所述校正信号代表对两个扫描值 之间的相位关系的测量，并且是至少从第二反馈信号的比特子集中导 出的。对于使用像素定时来重新产生电视中的水平同步，根据现有技术 文献W099/13579A1的数字PLL电路特别有用。现有技术文献US6133900涉及一种OSD装置，无论水平同步信 号的频率如何，该装置均能够在多同步监视器中保持显示OSD数据的 尺寸恒定不变。OSD时钟产生电路包括PLL电路，该PLL电路受控 振荡，产生用水平同步信号的电平转换点进行锁相的OSD时钟信号。当将根据现有技术文献US6133900的OSD装置用在能够改变水 平同步信号频率的多同步监视器中时，可以相同尺寸显示OSD数据， 而不会受到水平同步信号频率改变的影响。现有技术文献US5832048公开了一种数字锁相环控制系统。以全 数字组件实现的锁相环使用随机方法来检测相位位置和相对速度中的 误差。使用历史电路和调整强度选择电路来进行适当的相位和频率校 正。该历史电路保持从相位比较器接收的二进制结果("0"或"1") 序列的运行记录。收集的历史分量包括相位偏移("0"或"1")保持 不变的连续振荡器周期的数量、以及相位偏移计数还未超过"l"的振 荡器周期的数量。发明内容鉴于上述缺点和不足，并考虑到上述现有技术，本发明的目的是 进一步以如下方式开发一种技术领域中描述的电路布置以及技术领域中描述的方法-在时间至数字转换器之后不提供时钟倍频器锁相环；以及-在数字斜坡振荡器或离散时间振荡器与数字至时间转换器之间 不提供模拟延迟线和信号除法器单元，其中在数字环境中易受到噪声 和接地反弹影响的模拟电路更少。
本发明的目的通过包括权利要求1特征的电路布置和包括权利要求8特征的方法来实现。在各个从屑权利要求中公开了本发明的有利 实施例和有用改进。本发明在原理上基于针对亚时钟和/或亚像素精度的相位测量和 相位产生的电路和方法。该新型亚时钟和/或亚像素精度的相位测量和 相位产生的电路和方法可以用于参考信号的数字时钟合成和/或完全 数字产生，诸如用于数字视频处理器的显示部分的同步信号。该原理可以用于从来自输入信号的频率或相位中导出时钟或参考 信号的任何应用。所以，这可以视为解决该问题的通用方法。为此，使用千兆赫兹(GHz)范围内的数字时钟电路，其中从来 自输入信号的相位中导出时钟信号，并且该电路是完全数字化的。优 选地，该电路没有数字至时间转换器(DTC)之后的时钟倍频器PLL、 以及离散时间振荡器(DTO)与数字至时间转换器(DTC)之间的模 拟延迟线和信号除法器。该解决方案的优点在于，在数字环境中，易 受到噪声和接地反弹影响的模拟电路更少。这种时钟产生可以用于产生依赖于或独立于输入参考信号的任何 时钟信号。示波器或数字时间振荡器(DTO)的输出频率是由递增量 inc来确定的，该递增量inc根据方程fDTO=fxtal inc/dto—max来控制 DTO频率fDTO。因此，可以实现递增量inc与离散时间振荡器或示波 器数字时间振荡器的最大内容或最大值dto一max之间的任何合理比 率。如果递增量inc是逐时钟调制的，则"抖动"至更高频率分辨率 是可能的。虚拟时钟网格(clock grid)的频率确定最小可能抖动。根据本发明的优选实施例，可以提供离散时间振荡器或示波器数 字时间振荡器(DTO)的不同实施方式。这显示了可以很自由地从相 同源中以较少的额外努力导出不同的输出信号，而无需使用模拟时钟 倍频器锁相环。根据本发明的具体发明改进，不必将新的数字至时间转换器/时间 至数字转换器方法应用于数字锁相环。该DTC/TDC方法也可以用于 直接频率合成。在这种情况下，与其他任何系统的接口可以是离散时
间振荡器或示波器离散时间振荡器(DTO)的递增量或直接是DTO 的相位图像。例如，该相位图像也可以由软件产生。根据本发明教义的新方法的优点可以总结如下-在固定时钟网格上可获得分辨率在纳秒范围和/或皮秒范围内的输出信号；-与现有技术系统不同，在数字至时间转换器之后不必有时钟倍频 器锁相环；-没有模拟延迟线；-示波器/数字时间振荡器与数字至时间转换器之间没有信号除法器；-易于将设计转移至新的硅工艺技术，具体是容易进行工作收縮。 一般而言，本发明可以应用于参考信号的数字时钟合成和/或完全 数字产生，诸如针对数字视频处理器的显示部分的行同步信号。根据 本发明的教义的原理可以用于从来自输入信号的频率或相位中导出时 钟或参考信号的任何应用，例如在半导体音频/视频标准领域，类似包 括运动估计等平台的电视(TV)，其中相关的是诸如液晶显示电视 (LCDTV)等通用处理器特征。具体而言，本发明最终涉及用于亚时钟和/或亚像素精度的相位测 量和相位产生的至少一个上述电路布置和/或上述方法的使用，具体的 是参考信号的数字时钟合成和/或完全数字产生，诸如用于数字视频处 理器单元的显示部分的行同步信号。


如上所述，有多种选择来以有利方式具体实现和改进本发明的教 义。为此，参照分别从属于权利要求1和权利要求8的权利要求。以 下，参照例示的优选实施例和附图，更加详细地说明本发明的其他改进、特征和优点，附图中图1示意性地示出了根据本发明方法进行操作的、根据本发明的 数字锁相环结构的实施例；图2示意性地示出了图1数字锁相环结构中包括的环路滤波器单
元的第一实施例，所述环路滤波器单元包括比例(P)控制；图3示意性地示出了图1数字锁相环结构中包括的环路滤波器单 元的第二实施例，所述环路滤波器单元包括比例积分(PI)控制；图4示意性地示出了图1数字锁相环结构中包括的数字斜坡振荡 器单元或离散时间振荡器单元的第一实施例；图5以二维图表示意性地示出了图4数字斜坡振荡器单元或离散 时间振荡器单元的功能DTO原理(-作为时间t的函数的、离散时间 振荡器的寄存器单元的特性，具体是增加)；图6示意性地示出了图1数字锁相环结构中包括的数字斜坡振荡 器单元或离散时间振薛器单元的第二实施例；图7以二维图表示意性地示出了图6数字斜坡振荡器单元或离散 时间振荡器单元的功能DTO原理(—乍为时间t的函数的、离散时间 振荡器的寄存器单元的特性，具体是增加)；图8示意性地示出了图1数字锁相环结构中包括的时间至数字转 换器单元的第一实施例；图9以二维图表示意性地示出了图8时间至数字转换器单元的功 能原理(-作为时间t的函数的时序图)；图IO示意性地示出了图1数字锁相环结构中包括的时间至数字转 换器单元的第二实施例；图11以二维图表示意性地示出了图IO时间至数字转换器单元的 功能原理(H乍为时间t的函数的时序图)；图12以二维图表示意性地示出了图10时间至数字转换器单元中 的采样信号产生的功能原理(—乍为时间t的函数的时序图)；图13示意性地示出了图1数字锁相环结构中包括的数字至时间转 换器单元的第一实施例；图14以二维图表示意性地示出了图13数字至时间转换器单元的 功能原理(-作为时间t的函数的时序图)；图15示意性地示出了图1数字锁相环结构中包括的数字至时间转 换器单元的第二实施例；图16以二维图表示意性地示出了图15数字至时间转换器单元的
功能原理(—乍为时间t的函数的时序图)；图17示意性地示出了图1数字锁相环结构中包括的数字至时间转 换器单元的输出部分的第一实施例；图18示意性地示出了图1数字锁相环结构中包括的数字至时间转 换器单元的输出部分的第二实施例；图19以二维图表示意性地示出了图17和18的数字至时间转换器 单元的功能原理(—乍为时间t的函数的时序图)；图20示意性地示出了图1数字锁相环结构中包括的示波器数字斜 坡振荡器单元或示波器离散时间振荡器单元的第一实施例；图21示意性地示出了图1数字锁相环结构中包括的示波器数字斜 坡振荡器单元或示波器离散时间振荡器单元的第二实施例；以及图22示意性地示出了图1数字锁相环结构中包括的示波器数字斜 坡振荡器单元或示波器离散时间振荡器单元的一部分的第三实施例。在图1到图22中，相同附图标记用于相应的部分。
具体实施方式
图1到22公开了新型的亚时钟或亚像素精度的相位测量和相位产 生电路100。该电路布置100可以用于参考信号的数字时钟合成和/或 完全数字产生，诸如用于数字视频处理器的显示部分的行同步信号。 该电路100的方法或原理可以用于从来自输入信号ha的频率或相位中 导出时钟或参考信号的任何应用。为了避免不必要的重复，以下关于本发明的实施例、特征和优点 的描述涉及(除非另有说明)-根据本发明的相位测量和相位产生电路布置100的实施例(参见 图1);以及-如下组件的所有实施例-时间至数字转换器20 (参见图8， 9:第一实施例，无采样保持 级)或20，(参见图IO， 11， 12:第二实施例，有采样保持级SS);—滤波器40 (参见图2:第一实施例，有比例(P)控制)或40，(参见图3:第二实施例，有比例积分(PI)控制)；-数字斜坡振荡器或离散时间振荡器50 (参见图4， 5:第一实施例，未对反激(flyback)值、最大内容或最大值dto—max的控制；也参见图20:无流水线和加法器单元拆分的实施例；图21:具有流水线 而无加法器单元拆分的实施例；图22:无流水线而有加法器单元502 和504的拆分的实施例)或50，(参见图6， 7:第二实施例，有对反 激(flyback)值、最大内容或最大值dto—max的控制)；以及/或者—数字至时间转换器60， 62 (参见图13， 14:第一实施例，无采 样保持级)或60'， 62'(参见图15， 16:第二实施例，有采样保持级 ss)，所有实施例均根据本发明方法进行操作。从图1可见数字锁相环100的一般数字锁相环(PLL)结构，其 中提供有相位检测器30、环路滤波器F(s)(附图标记40或40')、以 及数字斜坡振荡器或离散时间振荡器50或50'，作为数字PLL 100的 元件。离散时间振荡器50是如图4的第一实施例中示出的累加器。通过 使用加法器52，将离散时间振荡器50的递增量inc加到DTO寄存器 54的内容dto—reg上。因此，离散时间振荡器50的dto—status是离散 时间振荡器50的积分递增量inc，输出dto—status是可以从图5获得 的斜坡信号，在图5中示出了离散时间振荡器50的第一实施例的DTO 原理。只有等效模拟斜坡振荡器的采样可用。如果对这些值进行插值， 则结果会是理想的斜坡信号。信号dto一co是离散时间振荡器50的进 位信号(carry out signal)。如果存储器54发生上溢，则对于一个时钟 周期，信号dto—co获得l。图6示出了数字斜坡振荡器或离散时间振荡器50'的第二实施例。 通过使用加法器52'，将离散时间振荡器50'的递增量inc加到DTO 寄存器54，的内容dto—reg上。因此，离散时间振荡器50，的dto—status 是离散时间振荡器50'的积分递增量inc，输出dto一status是可以从图7 获得的斜坡信号，在图7中示出了离散时间振荡器50'的第二实施例 的DTO原理。
作为改变递增量inc (参见图4， 5中离散时间振荡器50的第一实 施例)的备选方式，在该第二实施例中，可以通过改变反激幅度来调 谐离散时间振荡器50，；例如，这用于DOP偏转处理器中。为此目的，控制DTO 50'的最大内容或最大值或反激值dto—max (这导致相位计算更加复杂)。递增量inc是固定值，并可以从控制寄 存器中获得。离散时间振荡器50'的第二实施例的第一实施方式il (参 见图6， 7)通过使用比较器56，，检查离散时间振荡器50'的最大值 dto—max与离散时间振荡器50'的状态值dto—status之间的关系。在状态值dto_status大于最大值dto_max的情况下，使用减法器 58，从状态值dto—status中减去最大值dto—max。该减法操作产生图7 的时序图。在离散时间振荡器50'的第二实施例的第一实施方式il(参见图6， 7)的情况下，三角波形能够在0与dto—max+inc之间变化；在离散时 间振荡器50'的第二实施例的第一实施方式i2 (参见图6， 7)的情况 下，三角波形占据-inc与dto一max之间的间隔。通过状态信号dto—status(甩特定字长指示寄存器54和54'的状态 值)，图1中的相位检测器30在输入信号ha的参考边沿之后对离散时 间振荡器50或50'的状态值进行采样(所谓的边沿检测)。相位检测器30的输出delta_phi是PLL 100的输入信号与PLL 100 的输出信号之间的相位差。将该相位差delta_phi施加到滤波器单元40 或40'中，该滤波器单元40或40'取决于应用领域-可以是任何类型的 滤波器，例如比例(P)滤波器40 (参见图2)、比例积分(PI)滤波 器40，(参见图3)、比例+积分+微分(P+ID)滤波器等。在使用只实现比例(P)增益(参见图2)的简单滤波器40构造 环路，并且相位误差未设置为0的情况下，可以认为这种纯比例(P) 环路滤波器40并不是电路布置100的设计中的明显部分。更具体地，图2的示意图示出了具有这种比例(P)控制的环路 滤波器40;具体而言，图2的环路滤波器单元40包括比例元件42， 用于将相位检测器30的输出信号delta_phi乘以比例系数或比例因子 Kp。
在图3的示意图中，以修改的方式示出了环路滤波器40'，即具有比例积分(PI)控制，其中考虑到如下事实比例积分(PI)控制 器代表其控制模式方面的最佳模式。如果比例(P)控制器和积分(I)控制器组合，则结果是如下的 控制器由于其比例(P)部分，所以该控制器能够对控制变量中的 改变做出快速反应，并且由于其积分(I)部分和比例(P)部分，该 控制器可以连续改变其处理的变量。比例积分(PI)控制器可以设计 为控制偏差非常小或甚至没有；但是，控制偏差并不是自动为0的。如图3中的图所示，环路滤波器40'具有比例元件42'，用于将相 位检测器30的输出信号ddta_phi乘以比例系数或比例因子Kp。在所 述比例元件40，之前，环路滤波器40'内的路径分支为-比例路径4(^'(图3中的上面路径)，以及-积分路径40i'(图3中的下面路径)。积分路径40i'包括积分元件44'，用于将相位检测器30的输出信 号delta_phi乘以积分系数或积分因子Ki。如图3所示的比例元件42'和积分元件44'的设置设计为使环路滤 波器40，满足设置要求，g卩，能够独立地调整阻尼因子和衰减时间常 数。为了对积分元件44'的输出信号44o'进行积分，设置积分器，该 积分器包括组件46'和48b'，更具体地，该积分器包括第二加法器48b'， 用于将积分元件44'的输出信号44o'与积分器46'和48b'的反馈输出信 号46o'相加。在这种情况下，积分器46'和48b，实质上由反馈延迟元 件46，(—〉符号z")形成。与根据现有技术文献US6320574B1的过程不同，在本发明中，有 利之处在于具有独立地设置的比例路径40p，和积分路径40i，；否则(参 见现有技术文献US6320574B1)，耦合或自动锁定(lock-on)特性作 为该耦合或自动锁定发生的各个方向的函数而变化，其中该方向可以 由高于参考频率的频率或低于参考频率的频率来给定。从图3的示意图中还可以得出，在两条路径40p'和40i'的下游连 接的第一加法器48a，中将比例路径40p'的输出信号42o'和积分路径40i'的输出信号46o'相加，这两个输出信号42o'和46o'的相加产生递 增信号inc。在上一节"背景技术"中提及的电视(TV)应用通常利用PI控 制特性(=比例+积分)；这产生二阶锁相环(PLL)。在其他情况下(锁频环FLL)下，可以只有针对递增量inc的频 率控制电路；这是可以自由定义的。环路滤波器40或40'的输出是递增量inc，递增量inc根据方程 fDTO=fxtal inc/dto—max来控制离散时间振荡器50 (参见图4)的频率 fDTO。因此，可以实现递增量inc与离散时间振荡器50 (参见图4)的 最大内容或最大值dto—max之间的任何合理比率。为了进行控制，DTO50或50'的陡度很重要。在离散时间振荡器 50的第一实施例(参见图4， 5)中，陡度是3fDT。/3inc^fxta,/dto—max; 在离散时间振荡器50，的第二卖施例的两种实施方式il， i2中(参见 图6， 7)，陡度是3fDT。/3dto—max=fxtal inc/dto—max2。因此，离散时间振荡器50'的第二实施例(参见图6， 7)与离散 时间振荡器50的第一实施例(参见图4， 5)之间的频率分辨率比率 是dto—max/inc。因此，如果inc<dto—max，则离散时间振荡器50，的第 二实施例(参见图6， 7)产生更大的分辨率。对于所述实施方式il， i2也是如此。根据已知解决方案，因为输出时钟的上升沿和下降沿只能与系统 时钟的上升沿一致，所以输出时钟的精度受到限制。为了将分辨率提 高到亚时钟或亚像素精度，数字锁相环100包括时间至数字转换器20 (参见图8， 9:第一实施例，无采样保持级)、20'(参见图10， 11， 12:第二实施例，具有采样保持级ss)，以改进相位测量。对于具有不同输出频率或不同输出相位的每个输出信号，实现附 加的数字至时间转换器60， 62 (参见图13， 14:第一实施例，无采样 保持级)，60'， 62'(参见图15， 16:第二实施例，.具有采样保持级ss)。每个数字至时间转换器60， 62或60'， 62'产生输出信号hol， ho2， 其相位锁定至锁相环100的输入信号ha。如果数字至时间转换器60， 62或60，，62'的输入信号dto co是从相同的离散时间振荡器50或50'
中导出的，则这些输出信号hol， ho2具有固定的相位关系。时间至数字转换器20或20'以及数字至时间转换器60，62或60'，62'均与现有技术中已知的转换器很不同，这是因为根据本发明的时间至数字转换器20或20'以及数字至时间转换器60， 62或60'， 62，不利用任何模拟延迟线。为了实现数字至时间转换器60， 62或60'， 62，，将离散时间振荡器50或50'扩展至所谓的示波器DTO (参见如下相对于图20， 21的详细说明)。图8中示出了计划U0C-TV5 (Ultimate One Chip-TV5)中的时间 至数字转换器20的原理。在这种情况下，将时钟倍频器锁相环输出的 三个时钟相位phi—a、 phi一b和phi一c施加于三个移位寄存器22a、 22b 和22c。在这种情况下，时钟倍频器的输入优选地由例如来自晶体振 荡器的稳定参考时钟信号提供。可以有任何其他数量的时钟相位，例如6个或2"。这会改变定时 关系和分辨率，但是不会改变该原理。在图8的情况下，即在三个时钟相位phi—a、 phi—b和phi—c的情 况下，时钟相位phi—a-phi—b之间、时钟相位phi—b-phi—c之间、时钟 相位phi一c-phi一a之间存在120度的偏斜。输入信号ha施加于每个移 位寄存器22a、 22b和22c的输入。每个移位寄存器22a、 22b和22c 的三个第一锁存器单元实现为触发器(FF),以避免亚稳性 (meta-stability)。这也可以是两个锁存器单元(具体为两个触发器FF) 或多于三个的触发器(FF)。与锁存器单元(具体是触发器)的实际数量无关，必须使时间至 数字转换器20设计的最敏感部分是每条链22a、 22b和22c的第一触 发器。必须非常小心地放置和布局(即，非常精确地设计(<-->附图 标记vad)第一触发器，以避免对可察觉抖动的显著贡献。实际相位测量是使用每个移位寄存器22a、 22b和22c的后六个锁 存器单元来进行的，这六个锁存器单元的每一个具体实现为对应于级 sl、 s2、 s3、 s4、 s5和s6的触发器(FF)，即-第四触发器对应于第一级sl， -第五触发器对应于第二级s2， -第六触发器对应于第三级s3， -第七触发器对应于第四级s4， -第八触发器对应于第五级s5，以及 -第九触发器对应于第六级s6。选择六个触发器是与时钟相位phi—a/phi—b/phi_c和锁相环100的 系统时钟clk_syS的频率比率有关的，在UOC-5中该频率比率是6, 但是在一般情况下可以是任意数目。为了在电路布置100中具有较宽松的时序，用第三时钟相位phij 对第一寄存器链22a的输出重采样。寄存器22a的输出连同其他移位 寄存器链22b和22c的相位给出了以温度计记法表示的、正确顺序的 输入信号ha边沿到锁相环100的系统时钟clk一sys的下一边沿的距离 (在这种情况下，除以6所得的第二时钟相位phiJ )。为了使三个移位寄存器链22a、 22b和22c中的该代码与elk—sys 域同步，在第二重采样级rs2中用第一时钟相位phi_a对该代码进行重 采样，并在第三重采样级rs3中用第三时钟相位phi—c对该代码再次进 行重采样。这以较宽松的时序完成，其中例如对于phi一a-->phi—b转变， 触发器的建立时间可以是phi一a时间段/phi一b时间段/phi—c时间段的 2/3，而不是1/3。在这种情况下，通过用第二时钟相位phi一b除以6和引起偏斜和 相位不确定的深时钟树，来产生锁相环100的系统时钟clk一sys。为了 消除该问题，并改善电路时序，实现了三个重采样级rsl、 rs2和rs3。 如果没有偏斜和不确定，则可以省略这三个重釆样级rsl、 rs2和rs3。在时间至数字转换器20的输出处，实现为记数(tally)解码器的 解码器24被设置用于将温度计代码转换为二进制数；因为只有特定数 量的事件是必须考虑的，所以可以通过查找表来实现该转换如果紧邻第一时钟相位phi—a之前出现输入信号的上升沿，且在 第一触发器处未违反建立时间，则第一移位寄存器链22a的第一触发 器采样"1"。接着第二寄存器链22b的第一触发器采样"1"，然后是 第三寄存器链22c的第一触发器采样"1 "。在每个时钟相位phi—a、phi一b 和phi—c的每个上升沿，"1"到达链22a、 22b和22c的下一触发器。 如果，例如在采用第二时钟相位phi—b的第一重采样寄存器(参 见图8)中，相位排序为c6、 b6、 a6、 c5、 b5、 a5，…'则三个移位 寄存器链22a、22b和22c的输出是温度计代码或记数代码(tally code): 第一级S1第二级S2第三级S3第四级S4第五级S5第六级S6abcabcabcabcabcabc000000000000000000100000000000000000X10000000000000000XXI000000000000000XXX100000000000000XXXX10000000000000XXXXXI000000000000XXXXXXXXXXXXXXXXXX如果输入信号ha比系统时钟elk—sys的脉冲长，则所有"X"为 "1"，因此代码是真实的温度计代码。如果系统时钟elk—sys的脉冲 较短，且具有任意长度，则因为只有首项"l"是感兴趣的，所以也可 以使用该原理。原理上，每个其他相位可以作为系统时钟dk一sys的参考；这节 省了一个重采样级(《-〉时钟相位phi一c)或两个重采样级(<->时钟 相位phi—a)。此外，顺序并不重要；任何顺序的比特均产生唯一的相 位字。在图8中，因为记数代码更易解译，所以使用记数代码(<->记 数解码器(tally decoder) 24)。但是，因为这是关于用作相位检测器 30的输入的数字表示，所以存在记数解码器单元24的备选方式。一 般而言，可以存在任意顺序的比特和数字表示("0"可以与"1"交换， 反之亦然)来保持该原理。例如，可以在如图9所示的时间至数字转换器20的时序图中找到
如下示例如果紧邻第一时钟相位phi一a的上升沿之前出现输入信号的上升 沿ha，并且这是未违反触发器的建立时间和保持时间的第一边沿，则 第一移位寄存器链22a中的第一触发器首先对信号进行采样。这将波 动穿过第一级sl中的下一触发器，并进入第一移位寄存器链22a的第 一触发器。作为第一级sl中的下一触发器，由第二时钟相位phi—b触 发的触发器对该信号进行采样，依此类推。换言之，"1"波动穿过所有三个移位寄存器链22a、 22b和22c。 在采样点sp处，可以在三个移位寄存器链22a、 22b和22c中找到多 少个"1"，这依赖于输入信号ha的上升沿与系统时钟clk一sys的下一 上升沿之间的距离。此外，也必须考虑这种情况下的第二时钟周期phi_b与系统时钟 clk一sys之间的时序，以找出产生系统时钟clk一sys的第二时钟相位 phi—b是否是也贡献了 "1"。采用记数解码器单元24将记数代码转换为二进制数。这里，如果 级数不是2"，则可以考虑级数。例如，在时间至数字转换器20的输 出信号tdc—out的査找表中，可以进行计算tdc—out=2n number—ones/ number—of—stages 。一般而言，精度由子相位的数量和时钟频率确定。如果输出比特 的数量足以对所有可能的子相位进行编码，则不会发生额外的取整误 差。但是，可能存在取整误差；通常，取整是在将时间至数字转换器 20的输出信号tdc一out重新縮放到系统分辨率时引入的；适当的对策 是实现具有足够比特的字，以提高虚拟分辨率。因此，可以如下减小 这种取整误差的影响-通过时间至数字转换器20的输出信号tdc—out的足够比特数n; 以及/或者-通过设计具有2n级的时间至数字转换器20。在这一值可用于校正相位字(在图1中可回溯至相位检测器30 的输出delta_phi)之前，可以将时间至数字转换器20的输出信号 tdc out转换为对相位检测器30非常有用的表示，然后可以由环路滤
波器40或40'进行滤波，以导出针对离散时间振荡器50或50'的递增 值inc。优选地，必须将时间至数字转换器20的输出信号tdc一om重新缩 放至数字斜坡振荡器或离散时间振荡器50或50，的递增量inc，艮口， 根据给定的公式。该值用于插入两个时钟周期之间。为此，必须考虑该模块是否测量输入信号ha相对于如下边沿的相位-下一时钟周期的边沿(-较早值)或 -最末时钟周期的边沿(-较晚值)。 然后，-从离散时间振荡器50或50'的状态(参考数字dto一status)中减 去(较早值)该重新缩放后的值，或-向离散时间振荡器50或50，的状态(参考数字dto一status)加上 (较晚值)该重新縮放后的值。可以根据公式phi—subpixd-inc 'tdc」ut/211，进行对时间至数字转 换器20的输出信号tdc^out的重新缩放。在这种情况下，2"中的n对 应于phi一subpixel的宽度。图8中由除记数解码器24和上升沿检测器26之外的时间至数字 转换器20的其他所有组件定义的所谓手布局(hand layout)域在延迟 和负载的匹配方面，需要非常精确的布局。时间至数字转换器20的上升沿检测器26是用于找到行/水平同步 (hsync)事件的典型实施方式，并可以多种方式实现。 一种示例是通 过常规上升沿检测器实现。第二种选择，即上升沿检测器26的不同实 施方式是从记数解码器24的记数代码中对其进行解码如果记数代码 或记数解码器24的输出从0变化到其他值，则这也可用于边沿检测； 在这种情况下，离散上升沿检测器26占用的面积更少。最敏感部分是图8中标记的每个移位寄存器22a、22b和22c的输 入级中的第一触发器(附图标记vad)，形成非常精确的设计。如果布 局不对称，则会增大可察觉的抖动。图10中示出了计划U0C-5中具有采样保持级的时间至数字转换 器20'的备选实施方式。在这种情况下，也将时钟倍频器锁相环的三个时钟相位施加至时间至数字转换器20，；可以有将系统时钟clk一sys的周期划分成亚时钟 间隔的其他任意数量的时钟相位，例如6个或2"。增加相位数量放松了时间至数字转换器20'的时序，但是由于相 位之间的时序偏移，可能增加抖动；原理并不改变。此外，在这种情 况下，时钟相位phi_a-phi_b之间、时钟相位phi—b-phi—c之间、时钟 相位phi—c-phi—a之间存在120度的偏斜。时间至数字转换器20'包括四级-输入级is，-移位级ss，-采样保持级shs，以及 -输出级os。输入级is包含作为在第一时钟相位phi一a上、第二时钟相位phi_b 和第三时钟相位phi—c上运行的各个移位寄存器链22a，、 22b，和22c， 的一部分的三个移位寄存器。添加该输入级是为了避免亚稳性 (meta-stability)。输入移位寄存器也可以具有两个锁存器单元(具体 是两个触发器)或多于三个锁存器单元(具体是多于三个触发器)的 长度。相位测量在移位级ss中进行。移位级ss包含在第一时钟相位phi一a 上、第二时钟相位phi—b和第三时钟相位phi—c上运行的三个移位寄 存器链22a'、 22b'和22c'的第二部分，每一个具有六个锁存器单元(具 体是六个触发器)的长度。如果紧邻第三时钟相位phi—c的边沿之前出现时间至数字转换器 20，的输入信号ha的上升沿，并且在第一触发器处未违反建立时间要 求，则由第三时钟相位phi一c进行时钟控制的第三移位寄存器链22c' 的该第一触发器采样"1"。然后，第一寄存器链22a'的第一触发器采样"1"，接着第二寄存 器链22b，的第一触发器采样"1"。随着每个时钟相位的每个上升沿， 该"1"到达链22a，、 22b，和22c，中的下一触发器。
在系统时钟输出信号clk_SyS_0ut的上升沿之后，采样信号 sample—a/sample—b/sample—c对于时钟相位phi—a/phi—b/phi—c的周期为 高(参见图12，关于采样信号sample_a/sample—b/sample—c的产生)， 并且将移位寄存器链22a'、 22b'和22c'的内容复制到采样保持级shs。 采样保持级shs保证所有时钟域之间的保存。采样保持级shs的输出 在系统时钟输出信号elk—sys—out的一个周期上保持恒定。现在，输出级os可以在系统时钟输出信号elk—sys—out的的下一 上升沿，安全地从采样保持级shs中复制数据。输出级os的十八比特值表示温度计记法形式的、输入信号ha的 边沿与系统时钟输出信号clk一sys一out之间的距离(在这种情况下，通 过除法器单元div，第二时钟相位phi一b除以6)。因为温度计记法易 于解译，所以可以使用温度计记法，但是也可以使用其他任何记法， 例如其他比特顺序。重要的是输出值是唯一的。图11示出了具有采样保持级shs的时间至数字转换器20'的时序 图。在时间至数字转换器20'的输出处，设置有记数解码器(为了清 楚起见，图10中未示出)，用于将温度计代码转换为二进制数。这可 以通过如下方式实现-因为只有特定数量的事件是必须考虑的，所以可以使用查找表；或者-使用对温度计代码中的"1"或"0"的数量进行记数的加法器。 参照图13，对手布局域中的数字至时间转换器60， 62的操作进 行说明。数字至时间转换器60， 62也包括三个移位寄存器64a， 64b 和64c，各自针对每个时钟相位ph^a、 phi—b和phi—c。移位寄存器链64a， 64b和64c中的两个第一触发器(相对于时钟 相位phi—a)或三个第一触发器由不同的时钟域触发，以将施加至数字 至时间转换器60， 62的相位字phase—word从时钟域dk—sys转变至所 需的相位域。时钟相位phi—a/phi_b/phi—c将系统时钟elk—sys的间隔分割成子间 隔(在图13的典型实施例中，分割成十八个子间隔)。子间隔的数量依赖于-时钟周期或时钟相位phi—a、 phi—b和phi—c的数量；以及-系统时钟elk—sys与子相位之间的频率关系。phase—word中的每个"1"指示相关时间间隔中数字至时间转换 器60， 62的输出信号clk一out意欲为高，反之，phase—word中的每个 "0 "指示相关时间间隔中数字至时间转换器6 0 ， 62的输出信号clk一out 意欲为低。在这种情况下，可以设计成让"1"支配"0"。在这种情况下，在 对包含"1"的寄存器进行触发的时钟的一个时钟周期上，"1"是有效 的。输出仅在"1"变为"0"时才改变。例如，可以从查找表中或从数字斜坡振荡器或离散时间振荡器50 或50'中导出phase—word;备选地，也可以从存储器中获得phase_word， 在该存储器中以完全不同的方式存储或计算特定图案。对于系统时钟elk—sys的每个时钟周期，产生phase一word。在一 个时钟周期phi—a/phi—b/phi—c处，将phase—word加载到相关的移位寄 存器64a、 64b和64c中。因此，将上升沿检测器66 (用于找到行/水平同步(hsync)事件 的单元的典型实施例)应用于系统时钟clk—sys。上升沿检测器66的输出施加于十八个与门68，这确保至多对于一个时钟周期phi—b，输 出是非"0"的(g卩，输出也可以保持为低)。与门68的输出施加于移 位寄存器链64a、 64b和64c中的第一寄存器。如图13所示，每个寄存器包括六比特。这些是代表相关链64a、 64b和64c的一个时钟相位间隔的比特；总共有十八比特。通过图13中的重采样块来实现重采样，从而-在正确亚时钟相位处，用于定义非常精确的设计区域(<->图13 中的附图标记vad)的行上，字是可用的；以及-如果再次假设时钟周期phi一a/phi一b/phi_c在一个千兆赫兹的范围 内的频率上具有120度的偏斜，则避免时序冲突。如果比特是非"0"的，则因为链64a、 64b和6c中除了第一触发 器(<->图13中的附图标记fiFF)之外的其他触发器经由或门连接， 所以在下一亚时钟边沿，同时加载相关移位寄存器链64a、 64b和6c
中的触发器。如果或门的一个输出为"1"，则输出也会是"l"，而与其他输入 无关。因此，如果或门的加载输入在加载周期之后再次返回到0 (这由十八个与门68确保)，则移位寄存器链64a、 64b和6c再次返回移位模式。在移位模式下，每个移位寄存器链64a、 64b和6c中的第一触发 器fiFF获得"0"，因此移位寄存器逐步变空，并且寄存器中的"1" 确定将三个链64a、 64b和6c的输出相组合的或门的输出。在图14中，通过数字至时间转换器60， 62中的时序的示例，示 出了数字至时间转换器60， 62的操作。在图13中，对链中的最末触 发器^每条链中的FF1;在图13中附图标记laFF)进行控制的相位 字的最低有效位(LSB)在左侧，相位字的最高有效位(MSB)在右 侧(图13中，在触发器/锁存器之后继续该行表示相同的比特)。假设指示为a2的触发器(见图13)产生输出信号。由从最左比 特开始计算的第四比特负责该触发器。因此，数字至时间转换器60， 62的输入接收信号"000000000000100000"。用对第一移位寄存器链64a进行采样的寄存器aal (参见图14) 对该信号进行重采样，并用第一时钟周期phi一a对其进行时钟控制。 因为第一时钟周期phi—a与第二时钟周期phi—b之间的偏斜是240度， 所以在时钟周期phi—a/phi—b/phi—c的时钟周期的2/3之后，进行该重 采样和时钟控制。在寄存器aa2 (参见图14)中用时钟周期phi—a再 次进行重采样。此后，针对第一移位寄存器链64a中的不同触发器，划分内容。 对于时钟周期phij的后续有效边沿，触发器a2 (参见图14)的"1" 波动经过该链的剩余部分，直到到达最末触发器(<->图13中附图标 记laFF)为止。如果触发器al的输出为"1"，则输出或门的输出也 变为"1"。一个或门是在触发器之间实现的最小数量的门。这确定了整个亚 时钟或亚像素精度的相位测量和相位产生电路100的速度可以有多 快。 可以使用另外的门来取代或门，例如与非门。在这种情况下，可以考虑用"0"而不是"1"来加载。这样，可以使本发明电路100的速度快很多。对于这种配置，输出处的最大时钟频率可以是时钟周期phi—a/phi—b/phi—c的频率的一半。对于这种方法，原理上可以达到时钟周期phi_a/phi_b/phi_c的频 率的1.5倍，而不会违反Nyqiiist准则。如果不仅是"1"确定输出， 而且"0"也确定输出，则这是可以实现的。例如，为此，输出门可以 是三输入异或门。phase—word的产生也必须对此加以考虑。在这种情况下，达到的频率足够高；时钟周期phi一a/phi一b/phi一c 包括频率f=737.28兆赫兹(对应于时间周期T-l/f-1.356纳秒)；系统 时钟clk一sys包括频率122.88兆赫兹。实现的分辨率是450皮秒，即，对于三个相位，大约是1.35纳秒 的1/3。对于6个相位，可以达到225皮秒。电路100必须重定时的 最小偏斜是0.9纳秒；针对锁相环100的布局、控制余量和噪声，必须从该值中减去一些余量。必须对图13中数字至时间转换器60， 62的整个面积进行非常精 确的布局(《》带有附图标记vad的非常精确的设计)。布局中的任何 不对称会增大数字至时间转换器60， 62的输出信号clk一out的抖动。 图13中标记了最敏感部分。这些触发器的触发和输出以及或门本身确 定了数字至时间转换器60， 62的抖动性能。图15中示出了备选的实现方式，即具有釆样保持级(具体是采样 保持触发器)的数字至时间转换器60', 62'。数字至时间转换器60'， 62，包括三级-输入级is，-移位级ss，以及-输出级os;输入级接收来自数字斜坡振荡器或离散时间振荡器50或50'的数 据，并在系统时钟输出信号elk—sys—out的一个周期上保持该数据稳 定。在系统时钟输出信号dk—sys—out的这个周期中，可以将数据安全 地加载到移位级ss中(参见图16，以二维图表形式，即时序图形式， 示意性地示出了具有采样保持触发器的数字至时间转换器60'， 62')。 移位级SS包含三个移位寄存器，这些移位寄存器包括在-第一移位寄存器链64a，中，由第一时钟周期phi—a进行时钟控制， -第二移位寄存器链64b'中，由第二时钟周期phi—b进行时钟控制，以及-第三移位寄存器链6牝，中，由第三时钟周期？11^进行时钟控制。传送数据的时刻由釆样信号sample一a、 sample一b和sample—c确定 (参见图12)。采样信号sample—a、 sample—b和sample—c可以与用于 具有采样保持级的时间至数字转换器20，的采样信号相同。当第一采样信号sample—a为高时，将比特shiftin<15，12，9,6,3，0> 加载到第一移位寄存器链64a'的移位寄存器中；第二采样信号 sample—b将shifthKl6，13,10，7,4，l〉加载到第二移位寄存器链64b，的移 位寄存器中；第三采样信号sample—c将shiftiiKl7，14，ll，8，5，2〉加载到 第三移位寄存器链64c，的移位寄存器中。随着每个时钟的每个上升沿，数据到达其相应移位寄存器链64a，、 64b'和64c'中的下一触发器。必须良好地定义第一触发器的输入。在 图15的情况下，这些输入与打结(tie-off)单元连接，但是也可以从 测试信号输入中导出这些输入。每条移位寄存器链64a'、 64b'和64c'中的第一触发器在数据输入 处已得到"0"，移位寄存器逐步地变为空，寄存器中的"l"确定将三 条移位寄存器链64a'、 64b'和64c'的输出相组合的与非门68'的输出。在图15的情况下，由具有反相输入的与非门68'创建该输出。因 此，与非门68'用作或门。也可以用反相逻辑构建本发明的亚时钟或 亚像素精度的相位测量和相位产生电路100，从而加载"0"而不是"1"。 在这种情况下，无需再将与非门68，的输入反转，并且用"l"而不是 "0"来填充级is、 ss和os。将数字PLL 100中的DTO(-图20中的数字斜坡振荡器或离散时 间振荡器50c)扩展为所谓的示波器DTO (=图20中的示波器数字斜 坡振荡器或示波器离散时间振荡器50)。常规DTO50c向相位检测器30传递相位信息，如图20所示的示
波器DTO 50的左上部分所示。示波器DTO 50的右边部分计算亚时 钟相位的比特图像(<—>附图标记bi;参见图20)，并且最末dto一status 为起始点，该比特图像作为数字至时间转换器60， 62的输入。该比特图像bi代表与虚拟时钟网格有关的输出信号的电平，在这 种情况下，时钟频率是时钟周期phi—a/phi—b/phi—c的频率的三倍或六 倍，或者是系统时钟clk_sys频率的十八倍。 一般而言，虚拟时钟网 格的频率是数字至时间转换器60， 62中级数和系统时钟频率的倍数。示波器数字斜坡振荡器或示波器离散时间振荡器50获得-来自数字PLL 100的环路滤波器40或40'的递增量inc;或者-在时钟合成器的情况下，来自另一源的递增量。在图20中，递增量inc与虚拟时钟的频率水平有关。因此，对于 常规DTO50c，需要将递增量inc乘以18，以得到适合DTO 50c的频 率输出水平的值。如果常规DTO 50c是示波器DTO 50的第一级或最末级，则可以 将常规DTO 50c和示波器DTO 50合并。在常规DTO 50c是示波器 DTO 50的最末级的后一种情况下，不必进行对递增量inc的乘法。将数字斜坡振荡器或离散时间振荡器50的状态作为起始点，以进 行比特图像bi的计算。顺序地将虚拟时钟频率水平的递增量inc加到 该状态上，因此-第一加法器之后的状态代表在系统时钟elk—sys的最末有效边沿 之后的一个虚拟时钟周期时的相位状态，-第二加法器之后的状态代表在系统时钟clk一sys的最末有效边沿 之后的两个虚拟时钟周期时的相位状态，依此类推。第十七加法器之后的状态代表在系统时钟clk_syS的下一有效边 沿之后的一个虚拟时钟周期时的相位状态。第十八加法器给出的结果 与常规DTO 50c在下一系统时钟周期给出的结果相同。因此，可以如图20中的所实现的一样，将常规DTO 50c的输出 作为第十七加法器的输入；或者示波器数字斜坡振荡器或示波器离散 时间振荡器50可以有十八个加法器。由于时序原因，后一种实现方式 有显o示波器加法器的上溢比特ob代表在系统时钟dk一sys的边沿处、 虚拟时钟网格水平上的输出的电平。将这些上溢比特ob收集在寄存器 中，并施加至数字至时间转换器60， 62。如果输出频率非常高，例如， 如果输出频率大致等于时钟周期phi—a/phi—b/phi—c的频率的一半，则 这是有利的。在这种情况下，占空比无论如何都是大于50%加上或减去10%。 如果占空比不重要，并且只有一个亚时钟间隔需要为0，则可以达到 该频率的大约两倍。如果频率非常低，而不是上溢，则可以采用最高有效位msb。在 这种情况下，输出信号也大约是50%。如果采用上溢比特ob，则依据 产生输出脉冲的移位寄存器，该输出脉冲包括一个时钟周期 phi—a/phi—b/phi—c的长度。原理上，只有常规DTO 50c需要具有全比特尺寸。示波器DTO 50 的示波器部分的加法器可以具有较小宽度，这依据输出处的传播取整 误差和抖动要求。如果示波器DTO 50具有较少比特，则存在遗忘时钟的风险。如 果在由流水线(参见如下描述)引起的一些等待时间之后，常规DTO 50c和示波器DTO50的(实际)第十八级不具有相同内容，则总是上 述情况。但是，如果假设DTC 50c有50比特的比特宽度，并且示波器DTO 50仍然包括30比特，则在一个时钟周期内几乎无法获得结果，因为 这是正常过程所不允许的；因此，需要引入流水线；这在图21中示出， 其中示出了具有流水线的示波器DTO 50c。在图21中，用系统时钟clk一sys对每个触发器进行时钟控制。用 每个加法器之间的触发器对递增量inc进行延迟。因此，新的递增量 传播通过这些级，同时在上一级中仍然用旧的触发器进行比特图像bi 的计算。上溢比特ob和/或最高有效位msb收集在触发器中，因为已得到 的上溢比特ob的数量在增加，所以这些比特的数量也逐级地增大。 在每一级之间是否有流水线，这是依赖于工艺的。也可以是每个 第二或第三级之间存在流水线级。流水线级的数量并不改变本发明原 理。因为流水线，所以对于数字锁相环100中的phase—word，输出信 号有相移。这可以通过如下措施来补偿-通过向施加于环路滤波器40或40，的phase_word加上或从中减 去恒定量，用输出的恒定等待时间校正phase—word;或者-从用于数字斜坡振荡器或离散时间振荡器50的示波器部分的 dto—status中减去或向其加上恒定量。在图1中，示出了两个数字至时间转换器60， 62或60'， 62'，用 于传递从相同的数字斜坡振荡器或离散时间振荡器50或50'中导出的 两个不同时钟信号。如果DTO 50或50'的示波器部分中的加法器分割 为具有不同上溢的最低有效位(LSB)部分502和最高有效位(MSB) 部分504，则这是可以的。对于这种方法，原理上是可以实现图1中数字至时间转换器60， 62或60'， 62'的输出信号hol和ho2的频率之间的任何合理比率，该 比率与数字斜坡振荡器或离散时间振荡器50 (参见上述方程 fDTo=fxtai inc/dto—max， 陡度3fDTo/8inc-fxtai /dto—max)或50，(参见 上述陡度3fDTo/3dto—max=fxtalinc/dto—max2)的递增量有关。如果将加法器分割为多于两个的部分，则一个DTO 50或50'可以 支持多于两个的上溢比特ob或最高有效位msb，从而支持多于两个的 输出信号hol、 ho2、 ho3、 ...hon (因此，两个输出hoi和ho2不是最 低要求；对于一个、两个、三个、...、n个输出hol、 ho2、 ho3、...、 hon，也可以采用本发明)。如果输出信号hoi和ho2包括无法通过相同递增量inc从上述方 程fDTO=fxtal inC/dt0_maX产生的频率，则可以将递增量inc縮放到另 一频率，并且可以使用另外的示波器数字斜坡振荡器或示波器离散时 间振荡器50或50'。同样，在这种情况下，可以产生具有与输入信号ha的固定频率关 系的时钟。如果输入频率和输出频率之间不是整数比率，则从输入信
号ha的边沿到输入信号ha的边沿，相位以固定图案变化。如果频率分辨率不是足够高，则可以调制DTO 50或50'的递增量inc。因此，对于相同的比特宽度，可以达到更高的分辨率。对于时钟信号，通常直接采用示波器DTO50或50'的输出(最低有效位部分502的上溢比特ob^B)。对于安全采样，这之后采样的参考信号通常太短。因此，无论如何，可以使示波器DTO50或50'的输出变长。一种简单的方法是在phase—word中找到"1"，并用"1"取代表 示输出信号的首个边沿之后的时间间隔的"0"，直到达到特定数量的 系统时钟周期elk—sys，或者直到达到由数字至时间转换器60， 62或 60'， 62'产生的特定数量的参考时钟周期；这可以是从时钟DTC的 phase—word中已计算出的。这也在图14中示出。只要a6，b6或c6(参见图13)的输出为"1"， 则或门的输出是"1"。如果第一移位寄存器链64a中只有一个"1"， 则对于时钟周期phi—a、 phi—b或phi一c，输出为"1"。如果第二移位寄存器链64b或第三移位寄存器64c中的相邻单元 中有第二个"1"，则输出将保持在"1"，直到链再次变为空。这可以 用于产生特定的占空比条件。在这种情况下，必须修改示波器DTO50或50，的输出，以满足要 求。这可以通过査找表或仅通过将输出移动几个比特位置并对移位或 未移位的字进行排序来实现。图14中示出了由括号中的信号值和虚线信号指示的另一示例，示 出了如何使信号变长，例如启用不同时钟域中较低时钟频率的重采样。 为此，改变phase—word的所有较高阶比特，即将这些比特也设为"1 "。对于下一系统时钟elk—sys，产生的phase—word只包含"1"。因 此，三个移位寄存器链64a， 64b， 64c决不会为空。这可以继续，直 到脉冲足够长。例如，如果需要相比于第二信号的特定长度的、由第二数字至时 间转换器产生的输出脉冲，则可以对施加至该第二数字至时间转换器 的phase—word中的"1"进行计数。
将该信号的起始位置开始直到最末有效脉冲的所有比特设为"l":elk—sys第一 DTC 60， 60，的phase—word第二 DTC 62， 62，的phase—word n 010000100010000100 000000111111111111n+1 001000100001000010 1111111111111111111n+2 001000010000100001 1111111111111111111n+3 000100001000100000 1111111111111111111n+4 100001000010001000 111111111110000000n+5 010000100001000100 000000000000000000在该示例中，输出信号以输出信号的上升沿开始，第二数字至时 间转换器62或62':-以第一数字至时间转换器60或60，的一个信号的上升沿开始；以及-以第一数字至时间转换器60或60'的另一信号的下降沿结束。如果在第二DTC 62， 62，的phase-Word中的第一个"1"与最末 "1"之间，第一DTC60， 60，中总是有相同数量的"1"，则第二DTC 62， 62'的输出脉冲持续相同数量的第一 DTC 60， 60'输出的时钟周期。 此外，可以在第一DTC60， 60，与第二DTC62， 62，的输出之间实现 特定的相位条件。以上已相对于图20中的示波器数字斜坡振荡器或示波器离散时 间振荡器50描述了产生50。/^的占空比的另一方法。如果采用最高有 效位MSB，则输出信号包括50%的占空比。这对于子DTO也是有效 的。DTO 50的最高有效位MSB部分仍然获得上溢比特ob。如上己述，可以使用任何其他数量的相位，例如四个相位、六个 相位或八个相位。随着相位数量的增加，达到相同分辨率的频率降低， 而用于相位计算的工作量增加，例如时间至数字转换器20或20'的输 出或phase—word 。关于可达到的分辨率，过去，使用数字系统已达到的峰峰抖动幅 度在200皮秒到1纳秒的范围内，这依赖于工作点、温度和工艺扩展 等。在如图1到22所示的本发明的亚时钟或亚像素精度的相位测量和
相位产生电路100中，选择的典型频率是系统时钟elk—sys是122.88 兆赫兹，时钟周期phi—a、 phi—b和phi—c是737.28兆赫兹。因为时间至数字转换器20或20'以及数字至时间转换器60， 62 或60，,62，有十八级(每个时钟相位phi—a、 phi—b和phi—c六个级)，所 以虚拟时钟网格的频率是2.21千兆赫兹。这给出了大约450皮秒的分 辨率。可以是更高的分辨率。在这种情况下，只使用三个相位，以限制 最大输出频率。如果使用包括反转的三个相位时钟的六个时钟相位， 则可以达到大于230皮秒的分辨率。这在图像改进组合网络数字锁相 环(PICNIC-DPLL)的情况下最佳情况的数量级。此外，三相时钟和/或系统时钟elk—sys的频率可以增大到1.1千 兆赫兹。这是当前三相时钟倍频器锁相环的极限。因此，对于当前方法和当前工艺，原理上150皮秒的分辨率是可 以的；但是，在布局上存在限制；这意味着布局必须能够处理三个相 位之间300皮秒的偏斜。获得这种输出频率的一种解决方案是采用两个数字至时间转换器 60， 62或60，， 62，-这些数字至时间转换器之一用于产生时钟上升沿；-这些数字至时间转换器中的另一个用于产生时钟下降沿。这在如下条件下是容易实现的-如果将图1中数字至时间转换器60， 62或60'， 62'的两个输出 施加至异或门；以及-如果图1中数字至时间转换器60， 62或60'， 62'的输入在相同 频率上，但是彼此移位了适当数量的时钟周期，例如一个亚时钟周期。则异或门的输出可以运行在虚拟时钟频率的一半上。另一可能是采用三输入异或门。如果移位寄存器在相同位置的两 个时钟相位处并且在相同位置上存在"1"，则到达异或门的输入的第 一时钟相位将输出设为"1"，第二时钟相位将输出再次设为"0"。这可以通过将phase—word向左移动一个或多个位置并将其与原 始phase一word逐比特地进行或门操作来实现。如果这是必要的，则必
须特别注意占空比。可以使用由两个数字至时间转换器60， 62或60'， 62'控制的锁存 器来取代异或门-这些数字至时间转换器之一可用于对锁存器置位；-这些数字至时间转换器中的另一个可以用于将锁存器再次复位。数字至时间转换器60， 62或60'， 62'的相位图像之间的相移确定 了信号的输出时序。另一解决方案是采用多于三个的时钟相位。因此，可以将这多个 时钟相位的频率保持在较低频率范围中，但是这些时钟相位之间的偏 斜变小。这样，增加了用于实现时间至数字转换器20或20'以及数字 至时间转换器60， 62或60'， 62'的工作量，但是对于较宽松的时序限 制可以有较高的分辨率值。对于本方法(一个数字至时间转换器以及输出处的或门或与非 门)，只可能产生比子相位频率的一半更小的频率。如果输出信号是通过锁存器或异或门产生的，从而可以独立地控 制上升沿和下降沿的产生，则可以产生等于或小于子相位数量与子相 位频率的一半的乘积的输出频率。除了上述解决方案，本发明也包括将电路系统100的极限频率增 大到亚时钟网格频率的可行解决方案。如果改变数字至时间转换器60， 62或60'， 62'的输出，以使输出不具有三个亚时钟间隔的持续时间而是只具有一个亚时钟间隔的持续 时间，则可以实现亚时钟频率的一半的量级上的最大输出频率；图17， 18和19中示出了将亚时钟频率的一半作为输出频率的备选实现方式。链64a或64a'中的最末触发器(<->附图标记laFF)的内容在第 一时钟相位phi一a的一个间隔上为"1";因此，最大可能频率通常是 fphia/2。如果将输出与其他相位相组合，则可以获得更高的频率。如图17所示，在第一种情况cl (参见图19)下，通过第一与门 68a或68a，，将第一移位寄存器链64a或64a，的输出与第三时钟相位 phi—c进行逻辑组合("与运算")，输出的较高周期是第一时钟相位 phi—a的间隔的1/6。相应地，-通过第二与门68b或68b，，将第二移位寄存器链64b或64b，的 输出与第一时钟相位phi—a进行逻辑组合("与运算")，输出的较高周 期是第二时钟相位phi—b的间隔的1/6;以及-通过第三与门68c或68c，，将第三移位寄存器链64c或64c，的输 出与第二时钟相位phi一b进行逻辑组合("与运算")，输出的较高周期 是第三时钟相位phi—c的间隔的1/6;因此，可以縮短所有移位寄存器64a、 64b、 64c或64a，、 64b，、 64c'的全部输出，以达到更高频率。总之，在图17的第一种情况cl下，一般将一个时钟相位的链64a、 64b、 64c或64a'、 64b'、 64c'的输出与在前时钟边沿或时钟信号phi—c、 phi一a、 phi一b进行逻辑与操作。针对与门68a、 68b、 68c或68a'、 68b'、 68c，的各个输出信号70a、 70b、 70c或70a，、 70b，、 70c，，设置或门 72或72',数字至时间转换器60， 62或60'， 62，的输出信号clk__out 从或门72或72'中产生。如图18所示，在第二种情况c2下(参见图19)，输出的较高周 期意欲为图17的第一种情况cl下的较高周期的两倍长，可以将每条 链64a、 64b、 64c或64a'、 64b'、 64c'的输出与在后时钟边沿或时钟 信号phi一b、 phi—c、 phi一a的反转信号进行逻辑与操作；更具体地-通过第一与门68a或68a，，将第一移位寄存器链64a或64a，的输 出与反转的第二时钟相位phi一b进行逻辑组合("与运算")，输出的较 高周期是第一时钟相位phi—a的间隔的1/3;-通过第二与门68b或68b，，将第二移位寄存器链64b或64b，的 输出与反转的第三时钟相位phi—c进行逻辑组合("与运算")，输出的 较高周期是第二时钟相位phi》的间隔的1/3;以及-通过第三与门68c或68c，，将第三移位寄存器链64c或64c，的输 出与反转的第一时钟相位phi—a进行逻辑组合("与运算")，输出的较 高周期是第三时钟相位phi_c的间隔的1/3;因此，可以縮短所有移位寄存器64a、 64b、 64c或64a，、 64b，、 64c'的全部输出，以达到更高频率。总之，在图18的第二种情况c2下，一般将一个时钟相位的链64a、 64b、 64c或64a'、 64b'、 64c'的输出与在后时钟边沿或时钟信号phi—b、 phi—c、 phi—a的反转信号进行逻辑与操作。针对与门68a、 68b、 68c 或68a，、 68b，、 68c，的各个输出信号70a、 70b、 70c或70a，、 70b，、 70c，， 设置或门72或72'，数字至时间转换器60， 62或60'， 62'的输出信 号clk一out从或门72或72，中产生。综上所述，如图1到22所示的本发明亚时钟或亚像素精度的相位 测量和相位产生电路100的优点在于，在数字环境中存在较少的模拟 电路，更加不易受到噪声和接地反弹的影响。这种时钟产生可以用于产生任何时钟信号，这可以与输入参考信 号有关或与之无关。输出频率由方程fDT(H^ inc/dto—max确定。因 此，可以实现递增量inc与离散时间振荡器或示波器数字时间振荡器 50的最大内容或最大值dto—max之间的任何合理比率。如果逐时钟地调制递增量inc，则可以"抖动"到更高分辨率。虚 拟时钟网格的频率确定了最小可能抖动。如上所述，示出了如下组件的不同实施方式--时间至数字转换器20 (参见图8， 9:第一实施例，无采样保持级)或20'(参见图10， 11， 12:第二实施例，有采样保持级SS);—滤波器40 (参见图2:第一实施例，有比例(P)控制)或40' (参见图3:第二实施例，有比例积分(PI)控制)；-数字斜坡振荡器或离散时间振荡器50 (参见图4， 5:第一实施 例，无对反激(flyback)值、最大内容或最大值dto一max的控制；也 参见图20:无流水线和加法器单元拆分的实施例；图21:具有流水线 而无加法器单元拆分的实施例；图22:无流水线而有加法器单元502 和504的拆分的实施例)或50'(参见图6， 7:第二实施例，有对反 激(flyback)值、最大内容或最大值dto—max的控制)；以及/或者-数字至时间转换器60， 62(参见图13， 14:第一实施例，无采 样保持级)或60'， 62'(参见图15， 16:第二实施例，有采样保持级 ss)。这示出了可以通过不同方法并用不同时序限制来实现电路TDC 20或20，以及DTC60， 62或60'， 62，的原理。
此外，可以很自由地从相同源中以较少的额外努力导出不同的输 出信号，而无需使用模拟时钟倍频器锁相环。
附图标记列表100 电路布置，具体是亚时钟或亚像素精度的相位测量和相位产生电路10 相位测量单元20 相位测量单元10的时间至数字转换器单元20' 具有采样保持级ss的时间至数字转换器单元22a 时间至数字转换器单元20的第一移位寄存器单元，具体是第一移位寄存器链 22a' 时间至数字转换器单元20'的第一移位寄存器单元，具体是第一移位寄存器链 22b 时间至数字转换器单元20的第二移位寄存器单元，具体是第二移位寄存器链 22b' 时间至数字转换器单元20'的第二移位寄存器单元，具体是第二移位寄存器链 22c 时间至数字转换器单元20的第三移位寄存器单元，具体是第三移位寄存器链 22c' 时间至数字转换器单元20，的第三移位寄存器单元，具体是第三移位寄存器链 24 时间至数字转换器单元20,20'的解码器单元，具体是记数解码器单元26 时间至数字转换器单元20的上升沿检测器单元30 相位测量单元10的相位检测器单元40 具有比例控制的滤波器单元，具体是环路滤波器单元40' 具有比例积分控制的滤波器单元，具体是环路滤波器单元40i' 环路滤波器单元40'的积分路径40p' 环路滤波器单元40'的比例路径42 环路滤波器单元40的比例元件42' 环路滤波器单元40'的比例元件42o' 比例路径40p'的、具体是比例元件42，的输出信号44' 环路滤波器单元40'的积分元件44o' 积分元件44'的输出信号46， 积分器模块46'，48b，的延迟元件，具体是反馈延迟元件46o' 积分路径40i，的、具体是延迟元件46，的输出信号48a' 第一加法器单元，具体用于将比例路径40p，的输出信号42o'与积分路径40i'的输出信号46o'相加 48b' 第二加法器单元，具体用于将积分元件44'的输出信号44o'与积分路径40i'的输出信号46o'相加
50 数字斜坡振荡器单元或离散时间振荡器单元，具体是示波器数字斜坡振荡器单元或示波器离散时间振荡器单元50' 具有对反激值、最大内容或最大值dto—max的控制的数字斜坡振荡器单元或离散时间振荡器单元，具体是示波器数 字斜坡振荡器单元或示波器离散时间振荡器单元 50c 常规数字斜坡振荡器单元或常规离散时间振荡器单元 52 数f斜坡振荡器单元或离散时间振荡器单元50的加法器宇52， 数f斜坡振荡器单元或离散时间振荡器单元50'的加法器牟-^fl54 数f斜坡振荡器单元或离散时间振荡器单元50的寄存器宇-54' 数f斜坡振荡器单元或离散时间振荡器单元50'的寄存器宇56' 数f斜坡振荡器单元或离散时间振荡器单元50，的比较器宇58' 数f斜坡振荡器单元或离散时间振荡器单元50'的减法器申502 数字斜坡振荡器单元或离散时间振荡器单元50， 50'的加法器的最低有效位(LSB)部分 504 数字斜坡振荡器单元或离散时间振荡器单元50， 50'的加法器的最高有效位(MSB)部分 60 第一数字至时间转换器单元60' 具有采样保持级ss的第一数字至时间转换器单元62 第二数字至时间转换器单元62' 具有采样保持级ss的第二数字至时间转换器单元64a 数字至时间转换器单元60， 62的第一移位寄存器单元，具体是第一移位寄存器链 64a' 数字至时间转换器单元60'， 62'的第一移位寄存器单元，具体是第一移位寄存器链 64b 数字至时间转换器单元60， 62的第二移位寄存器单元，具体是第二移位寄存器链 64b' 数字至时间转换器单元60'， 62'的第二移位寄存器单元，具体是第二移位寄存器链 64c 数字至时间转换器单元60， 62的第三移位寄存器单元，具体是第三移位寄存器链 64c， 数字至时间转换器单元60'， 62，的第三移位寄存器单元，具体是第三移位寄存器链66 数字至时间转换器单元60， 62的上升沿检测器68 数字至时间转换器单元60， 62的与门68' 数字至时间转换器单元60'， 62'的与非门68a 数字至时间转换器单元60， 62的第一与门68a' 数字至时间转换器单元60'， 62'的第一与门68b 数字至时间转换器单元60， 62的第二与门68b' 数字至时间转换器单元60'， 62'的第二与门68c 数字至时间转换器单元60， 62的第三与门68c， 数字至时间转换器单元60'， 62，的第三与门70a 第一与门68a的输出信号70a' 第一与门68a'的输出信号70b 第二与门68b的输出信号70b' 第二与门68b'的输出信号70c 第三与门68c的输出信号70c' 第三与门68c，的输出信号72 数字至时间转换器单元60， 62的或门72' 数字至时间转换器单元60'， 62'的或门bi 亚时钟相位的比特图像cl 第一种情c2 第二种情况elk—out 数字至时间转换器单元60，62，60，，62，的输出信号elk—sys 电路布置100的系统时钟 dk—sys—out系统时钟输出信号delta_phi 相位检测器30的输出div 除法器单元dto—co 数字斜坡振荡器或离散时间振荡器50， 50'的进位信号dto—max 数字斜坡振荡器或离散时间振荡器50， 50，的反激值、最大内容或最大值dto—reg 寄存器单元54， 54'的内容或值dto—status 数字斜坡振荡器或离散时间振荡器50， 50，的输出信号，具体是寄存器单元54， 54'的状态信号f 频率(-l/时间周期T)fclk 时钟信号频率fDT0 数字斜坡振荡器或离散时间振荡器50， 50'的频率f!FF 第一锁存器单元，具体是第一触发器(FF)ha 相位测量单元10的、具体是时间至数字转换器20的输入 信号hol 第一输出信号，具体是第一数字至时间转换器单元60，60'的输出信号ho2 第二输出信号，具体是第二数字至时间转换器单元62， 62'的输出信号11 第一实施方式12 第二实施方式inc 递增量=环路滤波器40， 40'的输出信号is 输入级Ki 积分元件44'的积分系数或积分因子Kp 比例元件42，的比例系数或比例因子laFF 最末锁存器单元，具体是最末触发器FFlcpi 行和时钟相位信息msb 数字斜坡振荡器或离散时间振荡器50， 50，的最高有效位ob 数字斜坡振荡器或离散时间振荡器50， 50，的上溢比特obLSB 数字斜坡振荡器或离散时间振荡器50, 50，的加法器单元的最低有效位LSB部分的上溢比特obMSB 数字斜坡振荡器或离散时间振荡器50， 50'的加法器单元的最高有效位MSB部分的上溢比特os 输出级phase—word 相位字phidk 时钟信号相位phi_a 第一时钟周期或第一时钟相位phi一b 第二时钟周期或第二时钟相位phi一c 第二时钟周期或第二时钟相位re 系统时钟clk_sys的上升沿rsl 第一重采样^rs2 第二重采样级rs3 第三重采样级si 第一级s2 第二级s3 第三级s4 第四级s5 第五级s6 第六级sample—a 第一采样信号sample—b 第二采样信号sample一c 第三采样信号shs g样保持级sp 采样点
SS 移位级t 时间T 时间周期(=1/频率^)tdC_out 时间至数字转换器20的输出信号或输出值vad 非常精确的设计
权利要求
1.一种电路布置(100)，具体是用于亚时钟或亚像素精度的相位测量和相位产生的锁相环，其特征在于包括-至少一个相位测量单元(10)，具体包括--被提供有至少一个输入信号(ha)的至少一个时间至数字转换器单元(20；20’)，以及--被提供有时间至数字转换器单元(20；20’)的至少一个输出信号(tdc_out)的至少一个相位检测器单元(30)；-被提供有相位检测器单元(30)的至少一个输出信号(delta_phi)的至少一个环路滤波器单元(40；40’)；-被提供有环路滤波器单元(40；40’)的至少一个输出信号的至少一个数字斜坡振荡器单元或离散时间振荡器单元(50；50’)，其中所述至少一个输出信号具体是至少一个递增量(inc)，将数字斜坡振荡器单元或离散时间振荡器单元(50；50’)的至少一个寄存器单元(54；54’)的状态信号(dto_status)作为输入信号反馈至相位检测器单元(30)；以及-至少一个数字至时间转换器单元(60，62；60’，62’)，--被提供有数字斜坡振荡器单元或离散时间振荡器单元(50；50’)的至少一个输出信号(dto_co)，以及--产生至少一个输出信号(ho1，ho2)。
2. 根据权利要求l所述的电路布置，其特征在于 -时间至数字转换器(20; 20')包括至少两个移位寄存器链，具体是三个移位寄存器链(22a， 22b， 22c; 22a，， 22b，， 22c，)，其中 --移位寄存器链(22a， 22b， 22c; 22a，， 22b，， 22c，)的输入提供有输入信号(ha)，—向移位寄存器链(22a， 22b， 22c; 22a，， 22b'， 22c')施加至少两个时钟周期或时钟相位，具体是三个时钟周期或时钟相位(phi—a，phi—b， phi—c)， 以及 -针对相位测量而设置至少一个锁存器单元，具体是至少一个触发器单元，其中锁存器单元的数量与时钟周期或时钟相位(phi—a， phi—b， phi—c)以及电路布置(100)的系统时钟(elk—sys)的频率比 率有关；-以时钟周期或时钟相位(phi—a， phi—b， phi—c)中的至少一个对 移位寄存器链(22a， 22b， 22c; 22a，， 22b，， 22c，)中的至少一个的 输出进行重采样，以在电路布置(100)中获得较宽松的时序；以及/ 或者-时间至数字转换器单元(20; 20')的输出包括至少一个解码器 单元(24)，具体是至少一个记数解码器单元，用于例如通过至少一个 查找表将产生的温度计代码转换为二进制数。
3. 根据权利要求1或2所述的电路布置，其特征在于时间至数字 转换器(20，)还附加地包括至少一个采样保持级(shs)-被设置在至少一个移位级(ss)与至少一个输出级(os)之间；以及-保证节省所有时钟域之间的交叉，采样保持级(shs)的输出在 系统时钟输出信号(elk—sys—out)的一个周期上保持恒定。
4. 根据权利要求1到3之一所述的电路布置，其特征在于 -数字至时间转换器单元(60， 62; 60，， 62，)包括至少两个移位寄存器链，具体是三个移位寄存器链(64a， 64b， 64c; 64a，， 64b，， 64c')，其中--向移位寄存器链(64a， 64b， 64c; 64a'， 64b，， 64c，)施加至 少两个时钟周期或时钟相位，具体是三个时钟周期或时钟相位(phi—a, phi—b， phi—c)，以及-设置至少一个锁存器单元，具体是至少一个触发器单元，每条 移位寄存器链(64a， 64b， 64c; 64a'， 64b，， 64c，)中的至少一个 第一锁存器单元由不同时钟域触发，以将同样施加至数字至时间转换 器(60， 62; 60，， 62')的至少一个相位字(phase—word)从系统时 钟(elk—sys)域传送至相位域；-时钟周期或时钟相位(phi—a， phi—b， phi—c)将系统时钟(clk一sys) 的间隔分割为子间隔，子间隔的数量依赖于—时钟周期或时钟相位(phi—a， phi—b， phi—c)的数量，以及--系统时钟(clk一sys)与子相位之间的频率关系；-相位字(phaSe_WOrd)是从至少一个查找表中、从数字斜坡振荡器单元或离散时间振荡器单元(50; 50，)中或者从至少一个存储单元中导出的，在所述至少一个存储单元中可以计算和/或存储至少一个特定图案，相位字(phase—word)-针对系统时钟(elk—sys)的每个时钟周期产生，以及—在一个时钟周期或时钟相位(phi_a， phi—b， phi—c)处加载到相关的移位寄存器链(64a， 64b， 64c; 64a，， 64b，， 64c，)中；以及/或者-将至少一个上升沿检测单元(66)应用于系统时钟(clk一sys)， 将上升沿检测单元(66)的输出信号施加至至少一个与门单元(68)， 将与门单元(68)的输出信号施加至移位寄存器链(64a, 64b， 64c; 64a，， 64b，， 64c，)中的第一寄存器单元。
5.根据权利要求1到4之一所述的电路布置，其特征在于 -在数字至时间转换器单元(60， 62; 60'， 62')中进行重采样，从而--为了确保具体为相位字(phase—word)的字在正确的亚时钟相 位处可用，以及--为了避免时序冲突；以及/或者-数字至时间转换器单元(60， 62; 60，， 62，)附加地包括至少一 个采样保持级(shs)—被设置在至少一个输入级(is)与至少一个输出级(os)之间， --输入级(is)接收来自数字斜坡振荡器单元或离散时间振荡器单 元(50; 50，)的数据，并在系统时钟输出信号(elk—sys—out)的至少 一个周期上保持数据稳定，在所述系统时钟输出信号(elk—sys—out) 的该周期期间，可以将数据安全地加载到移位级(ss)中。
6.根据权利要求1到5之一所述的电路布置，其特征在于 -数字斜坡振荡器单元或离散时间振荡器单元(50; 50，) --例如在时钟合成器的情况下，接收来自环路滤波器单元(40;40')或来自另一源的至少一个递增量(inc)，所述递增量(inc)与虚拟时钟的频率水平有关，以及—被设计为用寄存器单元(54; 54，)的最末状态信号(dto—status)计算亚时钟相位的比特图像(bi)，作为数字至时间转换器单元(60,62; 60，， 62，)的输入，所述比特图像(bi)代表输出信号相对于虚拟时钟网格的电平，其中时钟频率是数字至时间转换器单元(60， 62;60，， 62，)中的级数的倍数，具体是时钟周期或时钟相位(phi—a， phi—b，phi—c)的频率的倍数或系统时钟(elk—sys)的频率的倍数；-在至少一个第一加法器单元之后的状态代表在系统时钟 (dk—sys)的最末有效边沿之后的一个虚拟时钟周期时的相位状态，-在至少一个第二加法器单元之后的状态代表在系统时钟 (dk_sys)的最末有效边沿之后的两个虚拟时钟周期时的相位状态，-在至少一个次末级加法器单元之后的状态代表在系统时钟 (clk一sys)的下一有效边沿之前的一个虚拟时钟周期时的相位状态； -加法器单元的上溢比特(ob)和/或最高有效位(msb) --代表系统时钟(elk—sys)的至少一个边沿处虚拟时钟网格水平上的输出信号的电平，--被收集在至少一个寄存器单元中，以及—被施加至数字至时间转换器单元(60， 62; 60，， 62，)。
7.根据权利要求1到6之一所述的电路布置，其特征在于-向数字斜坡振荡器单元或离散时间振荡器单元(50; 50')中引入附加流水线级，具体是在每一级之间引入，-采用系统时钟(elk—sys)对每个锁存单元进行时钟控制， --在每个加法器单元之间，采用至少一个附加的锁存器单元，具体是采用至少一个附加的触发器单元，将递增量(inc)延迟，以在上一级中采用锁存器单元计算比特图像(bi)的同时，使新的递增量(inc)传播经过所述级，--将上溢比特(ob)和/或最高有效位(msb)收集在锁存器单元中，因为已得到的上溢比特(ob)和/或己得到的最高有效位(msb)的数量在增加，所以锁存器单元的数量也逐级地增大，-因为附加的流水线级，所以输出信号相对于相位字(phase—word) 的至少一个相移可以通过用输出信号的至少一个恒定等待时间校正相 位字(phase—word)来补偿，如下-通过向施加于环路滤波器单元(40; 40，)的相位字(phase—word) 加上或从中减去至少一个恒定量，或者-通过向用于数字斜坡振荡器单元或离散时间振荡器单元(50; 50')的示波器部分的寄存器单元(54; 54，)的状态信号(dto—status) 加上或从中减去至少一个恒定量；以及/或者-通过将数字斜坡振荡器单元或离散时间振荡器单元(50; 50')、 具体是数字斜坡振荡器单元或离散时间振荡器单元(50; 50')的示波器部分分割为至少两个部分，具体分割为具有不同上溢(0bLSB， obMSB)的至少一个最低有效位(LSB)部分(502)和至少一个最高有效位 (MSB)部分(504)，可从相同的数字斜坡振荡器单元或离散时间振 荡器单元(50; 50')中导出至少两个不同的时钟信号，以提供数字至 时间转换器单元(60， 62; 60，， 62，)的输出信号(hol， ho2)的频 率之间的任何合理比率。
8. —种用于亚时钟或亚像素精度的相位测量和相位产生的方法， 具体用于与输入参考信号有关或无关地产生任何时钟信号，其特征在 于至少一个环路滤波器单元(40; 40')的输出频率由环路滤波器单 元(40; 40，)的、具体是至少一个递增量(inc)的至少一个输出信 号与至少一个数字斜坡振荡器单元或离散时间振荡器单元(50; 50') 的最大内容或最大值(dto—max)的任何合理比率确定，具体特征在于， 在数字至时间转换器单元(60， 62; 60'， 62，)的输出信号(hol， ho2) 包括大约一个亚时钟间隔的持续时间的情况下，最大输出频率在亚时 钟频率的一半的量级上。
9. 根据权利要求8所述的方法，其特征在于 -从来自至少一个输入信号(ha)的相位中导出时钟信号， -在时间至数字转换器(20; 20')之后不提供时钟倍频器锁相环;以及-在数字斜坡振荡器单元或离散时间振荡器单元(50; 50')与数 字至时间转换器单元(60， 62; 60'， 62')之间不提供模拟延迟线和 信号除法器单元，其中在数字环境中易受到噪声和接地反弹影响的模 拟电路更少。
10.根据权利要求1到7至少之一所述的至少一个电路布置(100) 和/或根据权利要求8或9所述的方法的用途，所述电路布置(100) 和/或方法用于亚时钟和/或亚像素精度的相位测量和相位产生，具体 用于数字时钟合成和/或参考信号的完全数字产生，类似至少一个数字 视频处理器单元的显示部分的行同步信号。
全文摘要
为了进一步开发一种具体是用于亚时钟或亚像素精度的相位测量和相位产生的锁相环的电路布置(100)以及相应方法，以便在时间至数字转换器之后不提供时钟倍频器锁相环，以及在数字斜坡振荡器或离散时间振荡器与数字至时间转换器之间不提供模拟延迟线和信号除法器单元，其中在数字环境中易受到噪声和接地反弹影响的模拟电路更少，提出了如下布置至少一个相位测量单元(10)；被提供有相位检测器单元(30)的至少一个输出信号(deltaphi)的至少一个环路滤波器单元(40；40’)；被提供有环路滤波器单元(40；40’)的至少一个输出信号的至少一个数字斜坡振荡器单元或离散时间振荡器单元(50；50’)，其中所述至少一个输出信号具体是至少一个递增量(inc)，将数字斜坡振荡器单元或离散时间振荡器单元(50；50’)的至少一个寄存器单元(54；54’)的状态信号(dtostatus)作为输入信号反馈至相位检测器单元(30)；以及至少一个数字至时间转换器单元(60，62；60’，62’)，被提供有数字斜坡振荡器单元或离散时间振荡器单元(50；50’)的至少一个输出信号(dtoco)，并产生至少一个输出信号(ho1，ho2)。
文档编号H03L7/08GK101160722SQ200680012887
公开日2008年4月9日 申请日期2006年4月13日 优先权日2005年4月18日
发明者乌里希·莫尔曼, 伦德特·阿尔贝图斯·迪克·范登布罗埃克, 埃德温·舍佩恩登克, 弗兰克·勃兰特, 蒂莫·吉赛尔曼 申请人:Nxp股份有限公司