一种具有启动控制功能的延时锁相环电路的制作方法
【技术领域】
[0001]本发明涉及延时锁相环技术领域，更具体涉及一种具有启动控制功能的延时锁相环电路。
【背景技术】
[0002]随着对芯片性能的需要不断增加，片内时钟分配质量和时钟延迟变得越来越重要，对抑制时钟偏移和抖动的要求越来越高。然而，不论这些抖动来自内部还是衬底或电源噪声，时钟频率和电路集成度的增加使得减小时钟的偏移和抖动变得更加困难。传统的时钟树无法保持片内高速时钟的精确同步。在微处理器、存储器接口和通信芯片中，一般采用锁相环(Phase Locked Loop, PLL)和延时锁相环DLL实现时钟同步的作用。
[0003]其中，PLL是一个高阶系统，设计复杂。对稳定工作十分重要的环路带宽会由于PVT波动而变化，导致系统出现不稳定问题。PLL中一个重要的模块是振荡器，用来产生和基准时钟锁定的高频时钟。这部分电路对电源噪声、工艺波动和工作环境均很敏感。压控振荡器(Voltage Controlled Oscillator, VCO)的输出时序在多个震荡周期内存在抖动积累，导致产生大于原始输入相位差的相位误差，并且该误差会一直存在。另一方面，PLL需要复杂的二阶低通滤波器。
[0004]延时锁相环DLL相比于锁相环PLL具有几方面优势。DLL是一阶环路系统，在一阶滤波器中只需要一个电容，相比于高阶PLL，DLL更加稳定。DLL不存在环路振荡器并且易于设计实现。另外，DLL相比于PLL具有更好的抖动特性，因为电源和衬底感应的相位误差、抖动不会在多个时钟周期内累积；此外，相比于PLL，DLL具有更好的抗噪声特性。因此，DLL广泛应用于各种时钟生成电路中，包括时钟数据恢复电路、多相时钟产生电路、高速收发机和微处理器中的倍频电路。快速发展的移动终端设备要求DLL能够快速的调整延时控制电压，以实现快速锁相的目的，同时不至于大面积的增加芯片版图。
【发明内容】
[0005](一 )要解决的技术问题
[0006]本发明要解决的技术问题是如何提高延时锁相环的锁相速度，同时保证芯片面积不会大幅度增加。
[0007]( 二)技术方案
[0008]为了解决上述技术问题，本发明提供了一种具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链、一阶滤波电容，以及启动控制子电路；
[0009]所述启动控制子电路初始化控制电压，所述控制电压落在所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位关系，调节所述控制电压的值；所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制；
[0010]其中，所述启动控制电路包括第一 PMOS晶体管Mpl、第二 PMOS晶体管Mp2、第一NMOS晶体管Mnl、第二 NMOS晶体管Mn2、第三NMOS晶体管Mn3以及反相器InvO ;所述第一PMOS晶体管Mpl的栅极接地，所述第一 PMOS晶体管Mpl的源极接电源电压，所述第二 PMOS晶体管Mp2的栅极接所述第一 PMOS晶体管Mpl的漏极；所述第一 NMOS晶体管Mnl的栅极接所述第一 PMOS晶体管Mpl的漏极，所述第一 NMOS晶体管Mnl的源极和漏极均接地；所述第二 NMOS晶体管Mn2的栅极和漏极均连接所述第一 PMOS晶体管Mpl的漏极，所述第二 NMOS晶体管Mn2的源极接地；所述第三NMOS晶体管Mn3的漏极接所述第一 PMOS晶体管Mpl的漏极，所述反相器InvO的输入端接所述第一 PMOS晶体管Mpl的漏极，所述反相器InvO的输出端接所述第三NMOS晶体管Mn3的栅极，所述第三NMOS晶体管Mn3的源极接所述第二PMOS晶体管Mp2的源极，所述第二 PMOS晶体管Mp2的漏极接地；所述一阶滤波电容的一端接所述第三NMOS晶体管Mn3的源极，另一端接地；所述第三NMOS晶体管Mn3的源极连接所述控制电压。
[0011]优选地，所述控制电压经过所述启动控制子电路后，初始化的电压值为所述压控延时链的延时控制电压调节范围的中点值。
[0012]优选地，所述反相器InvO的阈值翻转电压为所述压控延时链的延时控制电压调节范围的中点值。
[0013]优选地，所述相位检测子电路包括鉴相器单元和电荷泵单元，用于检测所述基准时钟与所述压控延时链的反馈时钟的相位关系，若所述基准时钟的相位超前与所述反馈时钟的相位，则增大所述控制电压；若所述基准时钟的相位落后于所述反馈时钟的相位，则减小所述控制电压。
[0014]优选地，所述压控延时链由N个相同的延时单元依次串联构成，其输入为所述基准时钟，其最后一级所述延时单元的输出信号为所述反馈时钟。
[0015]优选地，每一所述延时单元均连接所述延时控制电压。
[0016](三)有益效果
[0017]本发明提供了一种具有启动控制功能的延时锁相环电路，本发明的电路在电路工作之初设置合适的控制电压，使得压控延时链对基准时钟的时延为其调节范围的一半，充分利用了压控延时链提供的延时范围，并且加快了整个系统的锁定速度，同时本发明不会明显增大芯片面积。
【附图说明】
[0018]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本发明的一个较佳实施例的一种具有启动控制功能的延时锁相环电路的结构示意图；
[0020]图2为本发明的一个较佳实施例的启动控制子电路的电路图；
[0021]图3为图2所不启动控制子电路的功能说明不意图；
[0022]图4为图2所示启动控制子电路在电路工作过程中的仿真结果示意图；
[0023]图5为图1所示电路仿真输出结果示意图。
【具体实施方式】
[0024]下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
[0025]图1为本发明的一个较佳实施例的一种具有启动控制功能的延时锁相环电路的结构示意图；所述具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链、一阶滤波电容，以及启动控制子电路；所述启动控制子电路初始化控制电压，所述控制电压落在所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位，调节所述控制电压的值；所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制。
[0026]其中，所述启动控制电路包括第一 PMOS晶体管Mpl、第二 PMOS晶体管Mp2、第一NMOS晶体管Mnl、第二 NMOS晶体管Mn2、第三NMOS晶体管Mn3以及反相器InvO ;所述第一PMOS晶体管Mpl的栅极接地，所述第一 PMOS晶体管Mpl的源极接电源电压，所述第二 PMOS晶体管Mp2的栅极接所述第一 PMOS晶体管Mpl的漏极；所述第一 NMOS晶体管Mnl的栅极接所述第一 PMOS晶体管Mpl的漏极，所述第一 NMOS晶体管Mnl的源极和漏极均接地；所述第二 NMOS晶体管Mn2的栅极和漏极均连接所述第一 PMOS晶体管Mpl的漏极，所述第二 NMOS晶体管Mn2的源极接地；所述第三NMOS晶体管Mn3的漏极接所述第一 PMOS晶体管Mpl的漏极，所述反相器InvO的输入端接所述第一 PMOS晶体管Mpl的漏极，所述反相器InvO的输出端接所述第三NMOS晶体管Mn3的栅极，所述第三NMOS晶体管Mn3的源极接所述第二PMOS晶体管Mp2的源极，所述第二 PMOS晶体管Mp2的漏极接地；所述一阶滤波电容的一端接所述第三NMOS晶体管Mn3的源极，另一端接地；所述第三NMOS晶体管Mn3的源极连接所述控制电压，如图2所示。
[0027]所述控制电压经过所述启动控制子电路初始化的电压值为所述压控延时链的延时控制电压调节范围的中点值。所述反相器InvO的阈值翻转电压为所述压控延时链的延时控制电压调节范围的中点值，保证压控延时链VCDL对