具有宽带宽的锁相环电路的制作方法
【技术领域】
[0001] 本公开大体涉及电子电路的领域，并且更具体地涉及锁相环电路。
【背景技术】
[0002] 锁相环电路（PLL)是在无线电、电信、计算机和其它电子应用中广泛采用的电子控 制电路。PLL的几个常见应用包括信号解调、从噪声信道的信号恢复、输入频率的倍数处的 稳定频率的生成(频率合成)、以及诸如微处理器之类的数字逻辑电路中的精确定时的时钟 脉冲的分布。由于单个集成电路可以提供完整的锁相环建立块，所以该技术广泛用在现代 电子设备中。这些电路可以产生从几分之一赫兹直到许多千兆赫兹的输出频率。
[0003] 图7描绘了被配置为参照较低频率输入信号生成较高频率输出信号的现有技术 PLL700中的功能单元的布置。PLL700包括相位检测器/相位频率检测器708、低通环滤 波器712、电压受控振荡器（VC0) 716和分频器720。外部频率生成器产生被应用到相位检 测器708的输入的参考输入信号704。相位检测器的输出通过环滤波器712并且经滤波的 输出操作VC0 716。VC0 716生成输出信号740,其被传递给分频器720,并且分频器720的 输出向相位检测器708提供反馈。在一些实施例中，相位检测器708是乘法器电路，其通过 利用参考频率信号调制反馈信号来将反馈信号下变频到DC(0Hz)或近乎DC。VC0 716被 调谐到对应于较高频率谐波的频率范围，使得PLL740的输出是输入参考信号704的较高 频率倍数。
[0004] 在其中PLL700生成倍频输出的情形中，较高频率输出信号740将不对应于较低 频率输入信号704。分频器720接收较高频率输出740并且在与相位检测器708的输入参 考信号704相同的频率处生成较低频率输出。相位检测器708标识来自分频器720的输出 信号的相位与输入参考信号704之间的偏差。如果输入参考信号和反馈信号是锁相的，则 这两个信号正交于彼此（以90°分离)。相位检测器708响应于输入和输出信号的相位之间 的任何误差而生成经校正的输出信号。因而，PLL电路使用负反馈环来校正输入参考信号 与输出信号之间的相位差异。
[0005] 具有宽带宽的PLL由于VC0而以减小的相位噪声操作。如本文所使用的，术语"带 宽"是指对应于PLL电路可以从输出信号与输入参考信号的相位中的差异之间的扰动恢复 的速率的频率。宽带宽使得PLL电路能够比具有较窄带宽的PLL电路更高效地操作，因为 宽带宽PLL更高效地对来自VC0噪声的输出信号中的噪声进行滤波并且因而对于相同噪声 性能，可以使用具有较高等级相位噪声的VC0。较高噪声的VC0设备还在操作期间消耗比较 低噪声VC0较少的电力，较低噪声VC0被要求与较窄带宽PLL配置一起使用。在PLL中，相 位噪声VC0是PLL中的显著电力消费者，通常在超出PLL电力的> 50%，并且需要高电力消 耗以减小独立VC0的相位噪声。附加地，宽PLL带宽减小VC0上拉现象，该现象在接近VC0 频率的强RF信号(诸如无线电发射器信号）改变VC0频率时发生。宽PLL带宽还帮助从一 个频率到另一频率非常快速的PLL转变。
[0006] 具有高带宽的现有PLL电路设计通常难以以稳定的方式操作。例如，典型的现有 技术PLL的最大理论带宽是输入参考频率的一半，但是实际的PLL实施例必须与窄得多的 频率带宽(典型地参考频率的十分之一）操作，因为来自分频器的输出信号不是时间连续的 相位信号而是典型地以离散时间间隔采样的。例如，如图9中所示，高频VCO输出信号904 在由采样信号920描绘的较低分频器的单个周期912期间完成四个周期908A-908D。较低 分频器在上升沿924和928处采样，这仅可以有效地标识四个周期之上的信号904的抖动 和其它高频特性的平均，而不是标识高频VCO信号904的单独周期的抖动。用于分割器的 较低频率采样频率920导致较高频率VCO信号904的混叠，其中关于由于抖动和其它信号 噪声而引入的相位误差的信息在反馈信号中丢失。如本领域中所已知的，输出信号(特别是 高频输出信号）的采样由于来自VCO的输出信号中的高频成分而倾向于生成混叠的输出信 号。由于分割器中的混叠所致的分割器的输出中的不准确经常累积以产生不稳定的输出信 号。
[0007] 为了克服带宽方面的限制，现有技术电路通常包括两个或更多PLL的串联以生成 输出信号。图8描绘了串联连接的两个PLL820和850的配置。在图8中，第一PLL820具 有大概200kHz的带宽并且第二PLL850具有大概5MHz的带宽。然而，要求PLL的串联增 加了电路设计的复杂性。因此，使得能够实现具有宽带宽的单级PLL的稳定操作的PLL的 改进将是有益的。
【发明内容】
[0008] 在一个实施例中，已经研发出以宽带宽操作的锁相环（PLL)电路。PLL电路包括： 具有第一输入和第二输入的相位检测器，第一输入接收具有第一频率处的预定波形的参考 信号，第二输入接收反馈信号，相位检测器被配置为参照参考信号和反馈信号生成控制信 号；具有接收来自相位检测器的输出的控制信号的输入的环滤波器，环滤波器被配置为生 成经滤波的控制信号；具有接收来自环滤波器的经滤波的控制信号的输入的电压受控振荡 器（VCO)，VC0被配置为生成具有对应于参考信号的第一频率的倍数的第二频率的输出信 号；以及具有接收来自VC0的输出信号的输入的分割器。分割器包括被配置为存储对应于 输入波形的多个离散值的查找表的存储器，以及在操作上连接到存储器、分割器的输入和 分割器的输出的控制器。控制器被配置为：检测来自VC0的输出信号中的多个时钟边沿；响 应于每一个所检测到的时钟边沿而选择多个离散值中的一个，离散值以对应于输入波形的 预定顺序被选择；以及针对每一个时钟边沿，参照每一个所选择的值来生成反馈信号以用 于相位检测器的第二输入。
【附图说明】
[0009] 图1是使得能够实现宽带宽操作的锁相环电路的示意图。
[0010] 图2是包括数字控制组件的图1的PLL的实施例的示意图。
[0011] 图3是包括模拟控制组件的图1的PLL的实施例的示意图。
[0012] 图4是描绘了基于来自输出电压受控振荡器的每一个时钟周期来从图1-图3的 PLL实施例中的分割器生成输出信号的图。
[0013] 图5是包括图1-图3的PLL实施例中的陷波滤波器的环滤波器的图。
[0014] 图6是描绘了说明性参考信号波形、反馈信号波形以及用于使电压受控振荡器维 持图1-图3的PLL实施例中的锁相的控制信号的一组图。
[0015] 图7是现有技术锁相环电路的示意图。
[0016] 图8是现有技术两级锁相环电路的示意图。
[0017] 图9是描绘了由于现有技术PLL电路中的分割器的减小的采样频率所致的现有技 术PLL电路中的混叠效应的图。
【具体实施方式】
[0018] 出于促进本文所描述的实施例的原理的理解的目的，参照附图和下文撰写的说明 书中的描述。参照不意图限制主题的范围。描述还包括对所说明的实施例的任何更改和修 改并且进一步包括所描述的实施例的原理的应用，如该文档所涉及的领域中的技术人员通 常将发现的那样。
[0019] 图1是以稳定方式操作的锁相环（PLL)电路100的图，其具有等于或大于输入参 考信号的频率的频率带宽。PLL100包括基于乘法器的相位检测器108、环滤波器112、电压 受控振荡器（VC0)116和分割器120。PLL100接收来自参考信号生成器104的输入参考信 号，所述参考信号生成器104诸如晶体振荡器或生成用于PLL100的正弦参考信号的任何 其它信号生成设备。基于乘法器的相位检测器108包括接收参考信号的两个输入和提供负 反馈的分割器