技术编号：9125469
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。 本实用新型涉及一种与16位微处理器应用系统连接的定时器IP核，尤其涉及一 种基于FPGA并行处理的特点，应用FPGA设计硬连接电路组成的能够与16位微处理器应用 系统连接的定时器IP核。背景技术 在大规模时间顺序控制或其它需要应用众多定时器的16位微处理器应用系统 中，将使用大量的定时器，扩展定时器个数有三种实现方式第一种方式是应用微处理器中 的一个定时器的定时时间作为基准时间，采用定时中断方式编程，设置定时倍数变量，该定 时倍数变量也是扩展定时器的标识...
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