多任务重配置电路系统的制作方法
【专利摘要】多任务重配置电路系统的基本原理是通过单键选择单片机中的多个独立的软件模块，它们的任务一方面根据设定的功能将目标器件指定端口读得的信息，通过处理后送往特定的显示模块，另一方面根据设定的键控功能向目标器件发送按功能要求处理后的激励信号，可切换成12种电路模式。将这一系统引入高校的现代数字技术相关课程的实验后将彻底解决传统实验中使用手动插线方式导致的诸多问题。
【专利说明】多任务重配置电路系统
【技术领域】
[0001]该项目的技术的应用领域属于现代电子信息、工业自动化、计算机应用、电子设计技术与通信工程专业学习的高校教学实验领域。主要用于与这些专业有关的实验室实验设备上。
【背景技术】
[0002]对于高校的数字电路、单片机技术、EDA技术、计算机组成原理等与现代数字技术相关课程的实验，在上世纪九十年代及之前的许多年中，绝大部分情况中使用的是手动插线方式。即为了完成特定的实验项目，实现特定的电路功能，学生必须事先根据实验项目相关的电路，使用大量的连接线将实验元器件连接起来，以便搭建出指定的实验电路模块进行实验。这种实验方法的唯一好处是直观，即十分清晰地显示出各电子元器件间的连接关系。然而随着电子技术的发展及相关课程对应的实验项目复杂性的增加，实验中介入的元器件数量的增加、速度的提高、电路复杂性加大，特别是大规模可编程逻辑器件(如FPGA)的应用，使用传统的手工连线方式来完成实验的缺点越发明显，特别是越来越无法适应现代数字技术相关课程的实验了。
[0003]在现代数字技术相关课程的实验中仍然使用传统的手工接线方法来完成实验的缺点包括:
[0004]1、在系统工作速度方面，无法达到预计的实验目标。由于用手工来连线的实验电路接线都比较长(一般有40厘米左右，而真实系统中电子元件间连线的长度小于2厘米)，这使得最后连接好的电路系统的工作频率很低，无法发挥出现代高速器件本身的高速特点，从而使连接好的系统无法代表实际系统应有的速度特性，从而使学生无法在实验中真正了解整个系统的全部特性。
[0005]2、在系统抗干扰方面，无法达到预计的实验目标。同样是由于用手工来连线的实验电路接线比较长，连线与连线之间的相互干扰，外部信号对连线的干扰，使得系统的电磁兼容能力大为下降，且系统工作不稳定。这使得学生无法了解真实系统实际的工作特性，这导致无法获得工程环境中实验数据。
[0006]3、实验效率低。对于一些较复杂的实验，涉及的元件多，端口多，于是需要接插的线就很多(有时多达数百条)。这时插线花费的时间就很多，而且线越多，插错的可能性就越大，检查误插所花的时间就越多，于是学生用在实际实验中的时间就越少，从实验实践中学习知识的机会就越少，实验效果就越差。
[0007]4、脱离工程实际。实际的电子系统是在PCB印制板上的，连线的长度和宽窄是与器件的速度性能相匹配的，而不是像传统实验系统那样有大量手工连线构成的。所以，用传统实验方式完成的实验结果都不能代表实际工程情况下的结果，这导致学生由此学到的知识往往与实际情况脱节，无法学以致用。
[0008]5、实验成本高。通常，传统实验中用于接插的连线是特制的，两头有专门的接插头，成本较高，也易损坏，而且每次实验都要手工连接大量的连线，不断的接插极易损坏连线。每次实验都会有不同数量的接线损坏。
【发明内容】
[0009]为了使高校的数字电路、单片机技术、EDA(电子设计自动化)技术、计算机组成原理与微机接口技术等相关课程的实验适应现代数字技术的高速发展，解决传统实验中使用手工插线导致的诸多问题，提高实验效率，使实验与具体工程实践相结合，
【发明者】于1998年提出了数字技术相关的高校实验系统采用“电路重构软配置”及“多任务重配置电路系统”的概念，实现原理和相关电路，并于1999年将此相关的理论与实践发表于杭州电子工业学院学报(现为杭州电子科技大学学报)。并于2001年将基于“多任务重配置电路系统”概念和基本理论的数字电路和EDA技术实验系统通过杭州康芯电子有限公司向全国许多高校销售。同年将此类实验系统的功能原理、电路结构、使用方法和相关技术表格发表于由
【发明者】(第一作者)编著的教材《EDA技术实用教程》的附录上，以供高校相关专业的师生参考，此教材由电子科技大学出版社出版。此后，此教程附录中相类似的内容先后出现在
【发明者】编著的多部面向不同专业的教程中，这些教材包括由科学出版社于2002年出版的《EDA技术实用教程》、由清华大学出版社于2005年出版的《EDA技术与VHDL》和《S0PC技术实用教程》等。在这些教材的推动下，基于“多任务重配置电路系统”概念和原理的实验系统，特别是EDA【技术领域】的高校实验系统得到了国内广大高校师生的认可和接纳，从而也极大地改观了高校传统实验模式落后的面貌，同时，这种先进的实验系统也反过来促进了
【发明者】编著的相关教材的广泛推广。
[0010]本发明包括:1、“多任务重配置电路系统”的基本原理是通过单键控制选择单片机中的多个独立的软件模块，而这些软件模块的任务一方面根据设定的功能将目标器件(如FPGA / CPLD器件)指定端口读得的信息，通过处理后(如译码或取反)送往特定的显示模块，如数码管，发光管，进行显示，另一方面根据设定的键控功能向目标器件发送按功能要求处理后的激励信号和电平，这种通过内部系统高速有效传送信息的方法极好地排除了由于利用传统手工插线来连接导线带来的诸多缺陷，灵活、高效以及与工程实际相吻合是基于此原理的实验系统的最大特点，为了解决实验对象的多样性，该系统一种硬件电路结构可预设最通用的12种实验电路模式(具体见说明书附图)，而每一种电路图能适应数十种不同实验对象，这样一来，这个含有12张实验电路模式电路可选择的基本系统就能用于高校EDA技术课程常规实验项目了，而对于某些十分特殊的实验项目，若没有被包含在这12张图的模式中，也能通过增加单片机内的控制软件模块，适应新的实验项目；2、本实用新型解决其技术问题所采用的技术方案是利用实验所需的各类信号输入输出控制模块、信号显不方式控制模块、电路结构矢量信号分布控制模块由一片89系列单片机担任，电路重构选择控制及指示模块由I个按键模块和I个数码管担任，信号相互转换模块由4片4021串/并行逻辑器件担任，信号源发生模块由8个按键担任，信号显示模块由8个共阴数码管、16个发光管担任，可编程逻辑器件(FPGA / CPLD)信号输入输出端口由50根接线端担任，只需通过一个键的选择和一个数码管的模式指示，就能对整个系统进行控制，包括对信号输入输出功能的转换，信号输入输出端口的切换，共可切换十二种电路模式。3、对于数字电路实验、计算机组成原理实验、微机原理与接口实验、SOC单片机实验等，当采用含有多任务重配置电路系统的相关实验系统时，克服以往手工连线和连线接死的问题，极大地提高实验效率，扩大可以实验的项目类型，使实验过程和实验结果更接近工程实际，更高效地培养实验参与者的自主创新能力。
【专利附图】
【附图说明】
[0011]图1是“多任务重配置电路系统”电路基本结构；
[0012]图2是单键可输入四位二进制和单键单次输入高低电平的实验电路结构示意图；
[0013]图3是单键可输入四位二进制并以十六进制形式显示实验电路结构示意图；
[0014]图4是可实现七段译码器实验的实验电路结构示意图；
[0015]图5是琴键式单键产生时间长度可控的单次脉冲实验电路结构示意图；
[0016]图6是可实现串行输入和输出实验的实验电路结构示意图；
[0017]图7是单键单次输入高、低电平的实验电路结构示意图；
[0018]图8是多个单键单次输入高、低电平和七段译码器实验的实验电路结构示意图；
[0019]图9是单键实现单脉冲和高低电平的实验电路结构示意图；
[0020]图10是并进、串出或串进、并出的实验电路结构示意图；
[0021]图11是输出高、低电平控制发光管亮、灭的实验电路结构示意图；
[0022]图12是测量外部脉冲频率的实验电路结构示意图；
[0023]图13是实现动态扫描七段译码实验的实验电路结构示意图；
[0024]图14是实验电路信号资源符号图。
[0025]【具体实施方式】
[0026]图1中BLl是实验或开发所需的各类基本信号发生模块。其中包括最多至8通道的单次脉冲信号发生器、高低电平信号发生器、BCD码或16进制码(8421码)信号发生器。所有这些信号的发生主要由BL6主控单元(由一片单片机担任)产生，并受控于系统板上的8个控制键；BL2是模式选择和模式指示模块，通过一个按键向主控单元BL6发出模式选择指令，并对模式进行显示，BL6的监控程序中安排了多达12种形式各异的信息矢量分布，即“电路重构软配置”。由此可见，虽然整个实验系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于12套实验接口迥异的实验系统；BL3主要是由一目标芯片适配端口座以及上面的CPLD / FPGA目标芯片，通过更换目标板，就能对多种目标芯片进行实验；BL4是信息相互转换模块，单片机针对目标系统板上的FPGA，把不同形式的激励信号，如中断信号、指令数据等送入FPGA中的目标CPU进行处理，同时把需要显示给实验者的信息通过此模块，将FPGA中的数据读取到单片机中，通过译码和形式转换，送到不同的显示器进行显示；BL5是CPLD / FPGA输出信息显示模块，其中包括直通非译码显示、BCD七段译码显示、16进制全码七段译码显示、两组8位发光管显示、16进制输入信号显示指示、声响信号指示等。同样，所有这些显示形式及形式的变换皆由BL6转换和独立控制；BL6使实验系统的应用结构灵活多变，实际应用中，该模块自动读取BL2的选择信息，以确定信息矢量分布，实验前，可根据实验类型，以及所需的CPLD / FPGA目标芯片的I / O接口位置，从图2至图13实验电路结构图中找到相适应的实验系统功能结构，并将该图的编号键入BL2，系统即刻进入了所需要的接口和实验模式。
[0027]以下对图2至图13进行说明
[0028]图2中当模式指示为“O”时，目标芯片的P1016至P1047共8组4位2进制码输出，经7段译码器可显示于实验系统上的数码管I至数码管8上，键I和键2可分别输出2组四位2进制码，分别通过PIOll至P108和P1015至P1012输入至目标芯片，通过观察发光管Dl至D8来了解输入的数值，键3至键8分别通过P102至P107向目标芯片输入信号，发光管Dll至D16的显示表示键3至键8以高低电平的方式输入。
[0029]图3中当模式指示为“I”时，结构图中键I至键4，每个键可输入4位2进制通过PIOO至P1015给目标芯片，键入的码以16进制形式显示与数码管I至数码管4上，键7、键8分别通过P1048、P1049向目标芯片输入信号，发光管D15、D16的显示表示键7、键8以高低电平的方式输入。
[0030]图4中当模式指示为“2”时，目标芯片的PIOO至P1015共4组4位2进制码输出，经7段译码器可显示于实验系统上的数码管I至数码管4上，目标芯片的P1016至P1046分别以7段译码形式显示与数码管5至数码管8上，键1、键2分别通过P1048、P1049向目标芯片输入信号，发光管D8、D9的显不表不键1、键2以高低电平的方式输入。
[0031]图5中当模式指示为“3”时，键I至键8以琴键方式通过PIOO至P107输入给目标芯片，发光管D9至D16的显示表示键I至键8输入方式，目标芯片的P1019至P1044共8组4位2进制码输出，经7段译码器可显示于实验系统上的数码管I至数码管8上，P108至P1015输入给发光管Dl至D8。
[0032]图6中当模式指示为“4”时，目标芯片的P1035至P1044共4组4位2进制码输出，经7段译码器可显示于实验系统上的数码管5至数码管8上，键I至键3，每个键可输入4位2进制通过PIOO至P107和P1012至P1015给目标芯片，键入的码以16进制形式显示与数码管I至数码管3上，键8通过P108输入给目标芯片，D16显示是其以高低电平形式输入，键7和键6分别通过P109和PIOll向目标芯片发出单脉冲信号，并在数码4显示其单脉冲输入的次数，发光管D15和D14的显示分别表示键7和键6的输入方式，P1010有2进制串行显示时，可通过发光管Dl至D8逐位显示出来，可利用键7发出串行显示时钟信号。
[0033]图7中当模式指示为“5”时，键I至键8产生激励信号的键都是高低电平发生器，即按一次产生的电平翻转一次，所以既可以作乒乓开关，也可作单次脉冲发生器，分别接目标芯片PIOO至P107，发光管D9至D16的显示表示键I至键8的输入方式，目标芯片的P1016至P1047共8组4位2进制码输出，经7段译码器可显示于实验系统上的数码管I至数码管8上，P108至P1015分别接入发光管Dl至D8，加上数码输出显示的32位2进制，共可显示40位2进制。
[0034]图8中当模式指示为“6”时，键I和键2，每个键可输入4位2进制通过PIOO至P107输入至目标芯片，键入的二进制以16进制形式显示与数码管I至数码管2上，键3至键8产生是高低电平发生器，分别接目标芯片P108至P1013，发光管D9至D16的显示表示键I至键8的输入方式，目标芯片的P1016至P1046分别以7段译码形式显示与数码管5至数码管8上，P1016至P1023分别接入发光管Dl至D8。
[0035]图9中当模式指示为“7”时，键1、键4、键7分别以单脉冲形式分别向目标芯片P100.P103.P106输入信号，发光管D9、D12、D5的显示分别是其输入信号方式，键5、键8产生是高低电平发生器，分别接目标芯片P104、P107，发光管D13至D16的显示表示其输入方式。[0036]图10中当模式指示为“8”时，此电路结构适用于作并进/串出或串进/并出等工作方式设计，键3至键5，每个键可输入4位2进制通过PIOO至P107和P1012至P1015给目标芯片，键入的2进制以16进制形式显示与数码管3至数码管5上，键2、键I能预制置8位2进制数并显示与接入P1010的发光管Dl至D8上，键7和键6分别以单脉冲形式串行输入脉冲，每按键一次，即发一个单脉冲，向P1010串行输入一位，则此8位序置数的高位在前，同时能从D8至Dl的发光管上看到串形左移的数据，目标芯片的P1039至P1047共3组4位2进制码输出，经7段译码器可显示于实验系统上的数码管6至数码管8上。
[0037]图11中当模式指示为“9”时，键1、键2，每个键可输入4位2进制通过PIOO至P107给目标芯片，键入的码以16进制形式显示与数码管1、数码管2上，P108至P1015分别接入发光管D9至D16，P1032至P1039分别接入发光管Dl至D8。
[0038]图12中当模式指示为“A”时，系统将变成一台频率计，数码管8将显示“F”，数码6至“数码I显示频率值，可对外测试频率计数值。
[0039]图13中当模式指示为“b”时，其中的PIOl至P108共8位信号分别控制数码管I至数码8的位选，P108至P1014分别接入每个数码管的a、b、C、d、e、f、g端。
[0040]图14(a)是16进制7段全译码器，目标芯片输出4位2进制通过译码单元译成16进制或10进制码形式与数码管上显示。
[0041]图14(b)是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。
[0042]图14 (C)是16进制码(8421码)发生器，由对应的键控制输出4位2进制构成的I位16进制码，数的范围是0000?1111，即~H0至'HF。每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。
[0043]图14(d)是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。
[0044]图14(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是图5.[0045]图1是“多任务重配置电路系统”电路基本结构，实验所需的各类信号输入输出控制模块、信号显示方式控制模块、电路结构矢量信号分布控制模块由一片单片机担任，可用89系列单片机，并烧录入相关程序，电路重构选择控制及指示模块由I个按键和I个数码管担任，信号相互转换模块由4片串/并行逻辑器件4021担任，信号源发生模块由8个按键担任，信号显示模块由8个共阴数码管、16个发光管担任，FPGA / CPLD信号I / 0(输入输出)端口是双排插座，他们连接关系是:89系列单片机共有4组I / O端口，每组有8个I / O通道，其中一个I / O 口独立和模式重构选择键连接，剩余端口与模式指示数码、4片串/并行逻辑器件4021、信号源发生模块8个按键、信号显示模块由8个共阴数码管、16个发光管担任和FPGA(现成复杂可编程逻辑器件)信号输入输出端口相互连接。
[0046]当使用了基于“多任务重配置电路系统”的实验系统时，整个实验操作实施方法十分简洁。具体使用实施流程如下:
[0047]1、首先确定实验目标插板及插板上的FPGA / CPLD器件类型和封装。常用的型号是美国ALTERA公司的Cyclone系列、CycloneII系列、CycloneIII系列等器件，如EP3C40Q240、EP3C55F484等。于是对于不同的器件类型应该有对应的实验I / O端口与器件引脚号的对应查询表格数据，这些表格数据可以以表格的形式印在实验讲义上，也可直接印在适配板上，以便实验者在实验中查用。
[0048]2、根据实验项目的结构特点选择基于“多任务重配置电路系统”的实验系统对应的实验电路模式图(基本图有12张)，然后根据图的序号连续按动实验系统上的模式选择键，直至模式显示数码管显示所需的模式值，再按一下复位键后整个实验系统即进入所需的实验电路结构。
[0049]3、根据当前的实验电路模式图和FPGAI / O端口与器件引脚号对照表，利用EDA工具，如Quartus II锁定FPGA引脚。这里假设在这之前已经完成了整个实验项目的构建、设计和仿真等工作，而尚未进行硬件测试。
[0050]4、锁定引脚后向目标芯片FPGA进行下载。完成后根据当前选定的实验电路模式图，按对应的不同类型的控制键，以便产生所需的激励信号，完成硬件测试和软件调试工作。
【权利要求】
1.一种多任务重配置电路系统，其特征是:实验所需的各类信号输入输出控制模块、信号显示方式控制模块、电路结构矢量信号分布控制模块，电路重构选择控制及指示模块、信号相互转换模块、信号发生模块、信号显示模块和可编程逻辑器件信号输入输出端口通过总线互相连接。
2.根据权利要求1所述的多任务重配置电路系统，基本硬件特征是:实验所需的各类信号输入输出控制模块、信号显示方式控制模块、电路结构矢量信号分布控制模块由一片89系列单片机担任，电路重构选择控制及指示模块由I个按键模块和I个数码管担任，信号相互转换模块由4片4021串/并行逻辑器件担任，信号源发生模块由8个按键担任，信号显示模块由8个共阴数码管、16个发光管担任，可编程逻辑器件信号输入输出端口由50根接线端担任。
3.根据权利要求1所述的多任务重配置电路系统，基本硬件特征是:只需通过一个键的选择和一个数码管的模式指示，就能对整个系统进行控制，包括对信号输入输出功能的转换，信号输入输出端口的切换，共可切换十二种电路模式。
【文档编号】G09B23/18GK203535871SQ201320544832
【公开日】2014年4月9日 申请日期:2013年9月2日 优先权日:2013年9月2日
【发明者】潘松 申请人:杭州康芯电子有限公司