多路LVDS时钟线路检测方法和系统与流程

本发明涉及电子设备技术领域，特别是涉及一种多路LVDS时钟线路检测方法和系统。

背景技术：

在显示屏与驱动板间的连线中，LVDS(Low Voltage Differential Signaling，低电压差分信号)是最常用的标准，为了传输全高清信号，LVDS由一路扩展到多路，每路LVDS信号都有一对时钟信号和三至六对数据信号组成。LVDS信号线由于接口连线数量多，连线插针间距小，容易产生虚焊、连锡等不良。在工厂生产这些驱动电路板时，需要对LVDS及其它各线路的连通性做测试。

传统的多路LVDS时钟线路测试方法是使用采集卡来采集驱动电路板输出的LVDS信号，取其中一对LVDS时钟信号生成采样时钟，用采样时钟来采集全部的数据信号，由电脑对信号进行分析得出电路板合格或不良判定。由于部分显示屏会分别使用各路LVDS的时钟来采集对应数据，当未进行采样的时钟线路虚焊或连锡时，都可能造成显示屏的图像异常。传统的多路LVDS时钟线路测试方法存在检测可靠性低的缺点。

技术实现要素：

基于此，有必要针对上述问题，提供一种可提高检测可靠性的多路LVDS时钟线路检测方法和系统。

一种多路LVDS时钟线路检测方法，包括以下步骤:

接收多路LVDS信号并进行采集，获取其中一路LVDS信号的时钟信号作为基础时钟信号；

根据所述基础时钟信号进行倍频处理，得到采样时钟信号；

根据所述采样时钟信号对所述基础时钟信号进行采样，得到对应的常数时钟数据；

根据所述基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，使所述基础时钟信号对应的常数时钟数据与所述常数数据一致；

根据所述采样时钟信号对各路LVDS信号中位对齐处理之后的时钟信号进行采集，得到各时钟信号对应的常数时钟数据；

判断各时钟信号对应的常数时钟数据是否均与所述常数数据一致；

若否，则输出时钟线路故障提醒信息。

一种多路LVDS时钟线路检测系统，包括：

基础时钟获取模块，用于接收多路LVDS信号并进行采集，获取其中一路LVDS信号的时钟信号作为基础时钟信号；

采样时钟获取模块，用于根据所述基础时钟信号进行倍频处理，得到采样时钟信号；

基础时钟采样模块，用于根据所述采样时钟信号对所述基础时钟信号进行采样，得到对应的常数时钟数据；

信号位对齐处理模块，用于根据所述基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，使所述基础时钟信号对应的常数时钟数据与所述常数数据一致；

时钟数据获取模块，用于根据所述采样时钟信号对各路LVDS信号中位对齐处理之后的时钟信号进行采集，得到各时钟信号对应的常数时钟数据；

时钟数据检测模块，用于判断各时钟信号对应的常数时钟数据是否均与所述常数数据一致；

线路故障提醒模块，用于在存在时钟信号对应的常数时钟数据与所述常数数据不一致时，输出时钟线路故障提醒信息。

上述多路LVDS时钟线路检测方法和系统，通过采集一路LVDS信号的时钟信号并处理得到采样时钟信号，根据采样得到的常数时钟数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理。获取位对齐处理后各时钟信号的常数时钟数据与常数数据进行比较，若存在常数时钟数据与常数数据不一致，则说明对应的时钟线路存在问题，输出时钟线路故障提醒信息以便测试人员及时检修。对各路时钟信号位对齐处理后进行检测，避免因存在未检测的时钟线路存在故障而导致显示屏的图像异常，提高了多路LVDS时钟线路检测的可靠性。

附图说明

图1为一实施例中多路LVDS时钟线路检测方法的流程图；

图2为一实施例中LVDS信号的波形示意图；

图3为另一实施例中多路LVDS时钟线路检测方法的流程图；

图4为一实施例中多路LVDS时钟线路检测系统的结构图；

图5为另一实施例中多路LVDS时钟线路检测系统的结构图。

具体实施方式

在一个实施例中，一种多路LVDS时钟线路检测方法，如图1所示，包括以下步骤:

步骤S110：接收多路LVDS信号并进行采集，获取其中一路LVDS信号的时钟信号作为基础时钟信号。

在显示屏接口中，LVDS数据格式为每对数据线每时钟周期有7位数据，每时钟周期包含一个像素点的数据。图像的红、绿、蓝信号及控制信号被分为每7位占用一对数据线的方式。色深为6位需要3对数据线；色深为8位需要4对数据线；色深为10位需要5对数据线；色深为12位需要6对数据线。为了降低LVDS信号频率，对于高分辨率、高刷新率的情况，LVDS采用分组的方式，每路LVDS都有1对时钟信号和3～6对数据信号。以1920X1080@60Hz，8位色深的全高清屏为例，如图2所示，LVDS信号分为奇(O)偶(E)两路信号，每路信号包含1对时钟信号和4对数据信号。

具体可以是通过FPGA(Field-Programmable Gate Array，现场可编程门阵列)器件接收驱动板输出的多路LVDS信号并进行采集，取其中一路LVDS时钟信号作为基础时钟信号。FPGA可以是取任意一路LVDS信号的时钟信号，本实施例中，步骤S110中接收多路LVDS信号后，采集第一路LVDS信号的时钟信号作为基础时钟信号。

步骤S120：根据基础时钟信号进行倍频处理，得到采样时钟信号。

对采集得到的基础时钟信号进行倍频处理得到采样时钟信号，用作后续对各路时钟信号进行采样。倍频处理的方式并不唯一，本实施例中，步骤S120包括：通过锁相环对基础时钟信号进行7倍频处理，得到采样时钟信号。具体可通过FPGA内部的锁相环进行7倍频，得到采样时钟信号。

步骤S130：根据采样时钟信号对基础时钟信号进行采样，得到对应的常数时钟数据。

在视频信号的LVDS格式中，通过采样时钟信号对基础时钟信号进行采样，得到的常数时钟数据为“1100011”，如图2中时钟线路的波形。

步骤S140：根据基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，使基础时钟信号对应的常数时钟数据与常数数据一致。

由于常数时钟数据是根据7倍频处理得到的采样时钟信号进行采集得到，数据频率与时钟频率是7∶1的关系，需要进行位对齐处理。预设的常数数据为“1100011”。通过对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，使基础时钟信号对应的常数时钟数据与常数数据一致，以便于后续对其它路LVDS信号的时钟信号进行检测。

在一个实施例中，步骤S140中根据基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，具体包括步骤142和步骤144。

步骤142：判断基础时钟信号对应的常数时钟数据，与预设的常数数据是否一致。判断对基础时钟信号采样得到的常数时钟数据与常数数据“1100011”是否一致，若是，则说明位对齐正确；若否，则进行步骤144。

步骤144：对各路LVDS信号中的时钟信号和数据信号进行移位，并返回步骤S130。当基础时钟信号对应的常数时钟数据不为“1100011”时，对全部的信号进行移位，移位幅度为1位。例如，当基础时钟信号对应的常数时钟数据为“1110001”时，将基础时钟信号移位1位，并再次对基础时钟信号进行采样，得到对应的常数时钟数据“1100011”与常数数据进行比较，如此循环直至常数时钟数据与常数数据一致，完成对时钟信号和数据信号的位对齐处理。正常情况最多只需要移位7次，就能够与常数数据匹配。如果移位超过7次仍未匹配，说明信号不稳定或时钟线路有问题。

步骤S150：根据采样时钟信号对各路LVDS信号中位对齐处理之后的时钟信号进行采集，得到各时钟信号对应的常数时钟数据。

通过采样时钟信号对位对齐处理之后的各路时钟信号进行采集，得到对应的常数时钟数据以便进行有效性检查，以此判定驱动板各时钟线路的连通性。

步骤S160：判断各时钟信号对应的常数时钟数据是否均与常数数据一致。

在各路LVDS信号中的时钟信号都是由同一时钟源产生，所以采样得到的常数时钟数据都应该与常数数据一致。同样以常数数据为“1100011”为例，检测各时钟信号对应的常数时钟数据是否均为“1100011”，若是，则说明全部时钟信号检测通过；若否，则说明有时钟线路存在问题，进行步骤S170。

步骤S170：输出时钟线路故障提醒信息。

如果某路时钟信号采得的常数时钟数据不是“1100011”，则说明对应的时钟线路存在问题，输出时钟线路故障提醒信息以提醒测试人员进行检修。

在一个实施例中，时钟线路故障提醒信息包括静态图像，步骤S170具体包括：输出预设的静态图像至显示屏进行显示。将静态图像作为固定的错误提示画面通过显示屏进行显示，区别于正常输出的图像，以便于测试人员及时注意到。FPGA将数据输出切换到固定的错误提示画面，提示测试人员需要做进一步硬件检查确认。静态图像具体可以是全屏纯红色、全屏纯黑色或“NG”字样等静态图像。

在一个实施例中，步骤S140包括：根据基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号同时进行位对齐处理。具体地，在基础时钟信号对应的常数时钟数据与常数数据不一致时，同时对所有的时钟信号和数据信号进行移位，直至基础时钟信号对应的常数时钟数据与常数数据一致。

如图3所示，若各时钟信号对应的常数时钟数据均与常数数据一致，多路LVDS时钟线路检测方法还包括步骤S180。

步骤S180：根据采样时钟信号对各路LVDS信号中位对齐处理之后的数据信号进行采集，并将采集得到的数据发送至上位机。

如果全部时钟信号检测通过，则对位对齐处理之后的数据信号进行采集输出采集到的数据到上位机做进一步分析处理。

上述多路LVDS时钟线路检测方法，通过采集一路LVDS信号的时钟信号并处理得到采样时钟信号，根据采样得到的常数时钟数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理。获取位对齐处理后各时钟信号的常数时钟数据与常数数据进行比较，若存在常数时钟数据与常数数据不一致，则说明对应的时钟线路存在问题，输出时钟线路故障提醒信息以便测试人员及时检修。对各路时钟信号位对齐处理后进行检测，避免因存在未检测的时钟线路存在故障而导致显示屏的图像异常，提高了多路LVDS时钟线路检测的可靠性。

在一个实施例中，如图4所示，一种多路LVDS时钟线路检测系统，包括基础时钟获取模块110、采样时钟获取模块120、基础时钟采样模块130、信号位对齐处理模块140、时钟数据获取模块150、时钟数据检测模块160和线路故障提醒模块170。

基础时钟获取模块110用于接收多路LVDS信号并进行采集，获取其中一路LVDS信号的时钟信号作为基础时钟信号。

具体可以是接收驱动板输出的多路LVDS信号并进行采集，取其中一路LVDS时钟信号作为基础时钟信号。可以是取任意一路LVDS信号的时钟信号，本实施例中，基础时钟获取模块110接收多路LVDS信号后，采集第一路LVDS信号的时钟信号作为基础时钟信号。

采样时钟获取模块120用于根据基础时钟信号进行倍频处理，得到采样时钟信号。

对采集得到的基础时钟信号进行倍频处理得到采样时钟信号，用作后续对各路时钟信号进行采样。倍频处理的方式并不唯一，本实施例中，采样时钟获取模块120通过锁相环对基础时钟信号进行7倍频处理，得到采样时钟信号。

基础时钟采样模块130用于根据采样时钟信号对基础时钟信号进行采样，得到对应的常数时钟数据。

根据对基础时钟信号进行倍频处理的方式不同，通过采样时钟信号采集得到的常数时钟数据也会对应有所不同。以7倍频处理为例，则通过采样时钟信号对基础时钟信号进行采样，得到每7位一组的常数时钟数据。

信号位对齐处理模块140用于根据基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，使基础时钟信号对应的常数时钟数据与常数数据一致。

通过对各路LVDS信号中的时钟信号和数据信号进行位对齐处理，使基础时钟信号对应的常数时钟数据与常数数据一致，以便于后续对其它路LVDS信号的时钟信号进行检测。

在一个实施例中，信号位对齐处理模块140包括时钟判断单元和信号移位单元。

时钟判断单元用于判断基础时钟信号对应的常数时钟数据，与预设的常数数据是否一致。判断对基础时钟信号采样得到的常数时钟数据与常数数据是否一致，若是，则说明位对齐正确。

信号移位单元用于在基础时钟信号对应的常数时钟数据与常数数据不一致时，对各路LVDS信号中的信号进行移位，并控制基础时钟采样模块130再次根据采样时钟信号对基础时钟信号进行采样，得到对应的常数时钟数据，直至基础时钟信号对应的常数时钟数据与常数数据一致，完成对时钟信号和数据信号的位对齐处理。

对全部的信号进行移位的移位幅度为1位。正常情况最多只需要移位7次，就能够与常数数据匹配。如果移位超过7次仍未匹配，说明信号不稳定或时钟线路有问题。

时钟数据获取模块150用于根据采样时钟信号对各路LVDS信号中位对齐处理之后的时钟信号进行采集，得到各时钟信号对应的常数时钟数据。

位对齐后即可按位解析出各数据值，提供给后端进行进一步处理。通过采样时钟信号对位对齐处理之后的各路时钟信号进行采集，得到对应的常数时钟数据以便进行有效性检查，以此判定驱动板各时钟线路的连通性。

时钟数据检测模块160用于判断各时钟信号对应的常数时钟数据是否均与常数数据一致。

在各路LVDS信号中的时钟信号都是由同一时钟源产生，所以采样得到的常数时钟数据都应该与常数数据一致。检测各时钟信号对应的常数时钟数据是否均一致，若是，则说明全部时钟信号检测通过；若否，则说明有时钟线路存在问题。

线路故障提醒模块170用于在存在时钟信号对应的常数时钟数据与常数数据不一致时，输出时钟线路故障提醒信息。

如果某路时钟信号采得的常数时钟数据与常数数据不一致，则说明对应的时钟线路存在问题，输出时钟线路故障提醒信息以提醒测试人员进行检修。

在一个实施例中，时钟线路故障提醒信息包括静态图像，线路故障提醒模块170输出预设的静态图像至显示屏进行显示。将静态图像作为固定的错误提示画面通过显示屏进行显示，区别于正常输出的图像，以便于测试人员及时注意到。FPGA将数据输出切换到固定的错误提示画面，提示测试人员需要做进一步硬件检查确认。静态图像具体可以是全屏纯红色、全屏纯黑色或“NG”字样等静态图像。

在一个实施例中，信号位对齐处理模块140根据基础时钟信号对应的常数时钟数据，以及预设的常数数据对各路LVDS信号中的时钟信号和数据信号同时进行位对齐处理。具体地，信号位对齐处理模块140在基础时钟信号对应的常数时钟数据与常数数据不一致时，同时对所有的时钟信号和数据信号进行移位，直至基础时钟信号对应的常数时钟数据与常数数据一致。

如图5所示，多路LVDS时钟线路系统还包括数据信号采集模块180。

数据信号采集模块150用于在各时钟信号对应的常数时钟数据均与常数数据一致时，根据采样时钟信号对各路LVDS信号中位对齐处理之后的数据信号进行采集，并将采集得到的数据发送至上位机。

如果全部时钟信号检测通过，则对位对齐处理之后的数据信号进行采集输出采集到的数据到上位机做进一步分析处理。

上述多路LVDS时钟线路检测系统，通过采集一路LVDS信号的时钟信号并处理得到采样时钟信号，根据采样得到的常数时钟数据对各路LVDS信号中的时钟信号和数据信号进行位对齐处理。获取位对齐处理后各时钟信号的常数时钟数据与常数数据进行比较，若存在常数时钟数据与常数数据不一致，则说明对应的时钟线路存在问题，输出时钟线路故障提醒信息以便测试人员及时检修。对各路时钟信号位对齐处理后进行检测，避免因存在未检测的时钟线路存在故障而导致显示屏的图像异常，提高了多路LVDS时钟线路检测的可靠性。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。