基于fpga的定时计数控制实验装置的制造方法
【技术领域】
[0001]本实用新型属于定时计数控制设备或装置技术领域，具体涉及到基于FPGA的定时计数控制实验装置。
【背景技术】
[0002]目前，学生实践中经常用到的定时计数控制实验装置存在以下不足:
[0003]1.电路复杂，连线较多，集成度不够，控制不方便；
[0004]2.不具有多种通信接口及网络连接和管理能力；
[0005]3.知识点片面，不能充分扩展学生的视野；
[0006]4.不能锻炼学生综合分析、解决问题的能力。
【发明内容】
[0007]本实用新型所要解决的技术问题在于克服上述的定时计数控制装置的不足，提供一种电路简单、集成度高、外围元件少、设计合理的基于FPGA的定时计数控制实验装置。
[0008]解决上述技术问题所采用的技术方案是:它具有对系统进行控制的控制电路；通信电路，该电路与控制电路相连；定时计数控制电路，该电路与控制电路相连。
[0009]控制电路为:集成电路U6的13脚、10脚、12脚、11脚、14脚、85脚、84脚、16脚、15脚、83脚、20脚、82脚依次接连接器J4的13脚?2脚，集成电路U6的17脚接晶振Yl的4脚，集成电路U6的40脚、104脚、103脚、101脚?99脚、97脚、96脚接通信电路，集成电路U6的94脚?92脚、87脚、86脚、79脚、76脚?73脚、119脚、143脚?141脚、139脚、137脚?132脚、129脚、126脚接定时计数控制电路，集成电路U6的113脚、112脚、120脚、32脚?30脚、28脚、25脚、24脚、9脚、8脚依次接连接器J5的14脚?4脚，集成电路U6的37脚、109脚、35脚、107脚、131脚、124脚、81脚、62脚、50脚、26脚接1.2V电源，集成电路U6的5脚、23脚、29脚、116脚、127脚、138脚、77脚、95脚、102脚、46脚、54脚、66脚接3V电源，集成电路U6的6脚、19脚、27脚、33脚、39脚、49脚、56脚、61脚、68脚、78脚、140脚、130 脚、128 脚、123 脚、117 脚、111 脚、105 脚、98 脚、80 脚、106 脚、108 脚、110 脚、34 脚、36脚、38脚接地，连接器J4的I脚接地，连接器J5的15脚和2脚接3V电源、I脚和4脚以及16脚接地，晶振Yl的I脚接3V电源、3脚接地；集成电路U6的型号为EP2C8T144C6，晶振Yl的型号为JHY50M，连接器J5的型号为LCD1602。
[0010]本实用新型采用集成电路U6作为FPGA芯片，由集成电路U6产生定时计数时序逻辑和通信控制逻辑，驱动定时计数控制电路和通信电路工作，该装置电路简单、集成度高、外围元件少，可应用于实验室定时计数控制装置。
【附图说明】
[0011]图1是本实用新型的电气原理方框图。
[0012]图2是图1中控制电路的电子线路原理图。
[0013]图3是图1中通信电路和定时计数控制电路的电子线路原理图。
【具体实施方式】
[0014]下面结合附图和实施例对本实用新型作进一步详细说明，但本实用新型不限于这些实施例。
[0015]实施例1
[0016]在图1中，本实用新型的基于FPGA的定时计数控制实验装置由控制电路、定时计数控制电路、通信电路连接构成，定时计数控制电路与控制电路相连，通信电路与控制电路相连。
[0017]在图2中，本实施例的控制电路由集成电路U6、晶振Y1、连接器J4、连接器J5连接构成，集成电路U6的型号为EP2C8T144C6，晶振Yl的型号为JHY50M，连接器J5的型号为LCD1602。集成电路U6的13脚、10脚、12脚、11脚、14脚、85脚、84脚、16脚、15脚、83脚、20脚、82脚依次接连接器J4的13脚?2脚，集成电路U6的17脚接晶振Yl的4脚，集成电路U6的40脚、104脚、103脚、101脚?99脚、97脚、96脚接通信电路，集成电路U6的94脚?92脚、87脚、86脚、79脚、76脚?73脚、119脚、143脚?141脚、139脚、137脚?132脚、129脚、126脚接定时计数控制电路，集成电路U6的113脚、112脚、120脚、32脚?30脚、28脚、25脚、24脚、9脚、8脚依次接连接器J5的14脚?4脚，集成电路U6的37脚、109脚、35脚、107脚、131脚、124脚、81脚、62脚、50脚、26脚接1.2V电源，集成电路U6的5脚、23脚、29脚、116脚、127脚、138脚、77脚、95脚、102脚、46脚、54脚、66脚接3V电源，集成电路U6的6脚、19脚、27脚、33脚、39脚、49脚、56脚、61脚、68脚、78脚、140脚、130脚、128脚、123 脚、117 脚、111 脚、105 脚、98 脚、80 脚、106 脚、108 脚、110 脚、34 脚、36 脚、38 脚接地，连接器J4的I脚接地，连接器J5的15脚和2脚接3V电源、I脚和4脚以及16脚接地，晶振Yl的I脚接3V电源、3脚接地。
[0018]定时计数控制电路由集成电路U2、集成电路U3连接构成，集成电路U2的型号为74ALVC164245，集成电路U3的型号为8253。集成电路U2的24脚、26脚、27脚、29脚、30脚、32脚、33脚、35脚?38脚、40脚依次接集成电路U6的126脚、129脚、132脚?139脚、141脚?143脚，集成电路U6的23脚、22脚、20脚、19脚、17脚、16脚、14脚?11脚、9脚依次接集成电路U3的8脚?I脚、10脚、13脚、17脚，集成电路U2的31脚和42脚接3V电源、18脚和7脚接5电源、28脚、34脚、39脚、45脚、48脚、21脚、4脚、15脚、10脚、I脚、25脚接地。集成电路U3的21脚?23脚、9脚、15脚、18脚?20脚、14脚、16脚、11脚依次接集成电路U6的119脚、73脚?75脚、76脚、79脚、86脚、87脚、92脚?94脚，集成电路U3的24脚接5V电源、12脚接地。
[0019]通信电路由集成电路Ul、集成电路U4、集成电路U5、电阻R1、电阻R2、电容Cl?电容C4、连接器Jl?连接器J3连接构成，集成电路Ul的型号为MAX488，集成电路U4的型号为MAX485，集成电路U5的型号为SP3223。集成电路Ul的3脚接集成电路U6的96脚、2脚接集成电路U6的97脚、5脚接连接器Jl的I脚、6脚接连接器Jl的2脚、8脚接连接器Jl的3脚和电阻Rl的一端、7脚接连接器Jl的4脚和电阻Rl的另一端、I脚接5V电源、4脚接地。集成电路U4的I脚?4脚依次接集成电路U6的99脚?101脚、103脚，集成电路U4的7脚接连接器J2的I脚和电阻R2的一端、6脚接连接器J2的2脚和电阻R2的另一端、8脚脚接5V电源、5脚接地。集成电路U5的2脚接电容C2的一端、4脚接电容C2的另一端、5脚接电容C4的一端、6脚接电容C4的另一端、13脚接集成电路U6的104脚、16脚接集成电路U6的40脚、3脚接电容Cl的一端、7脚接电容C3的一端、17脚接连接器J3的I脚、15脚接连接器J3的3脚、14脚接连接器J3的4脚、20脚和19脚接3V电源、18脚和I脚接地，电容Cl和电容C3的另一端相连，连接器J3的2脚和4脚接地。
[0020]本实用新型的工作原理如下:
[0021]系统上电，电路开始正常工作，集成电路U6产生定时计数的控制时序逻辑，启动定时计数，控制信号从集成电路U6的126脚、139脚、141脚?143脚、119脚、73脚?76脚、79脚、86脚、87脚、92脚?94脚输出，经过集成电路U2输出，输入到集成电路U3的9脚、11脚、14脚?16脚、18脚?20脚、21脚?23脚。数据信号从集成电路U6的129脚、132脚?137脚、139脚输出，输入到集成电路U2的26脚、27脚、29脚、30脚、32脚、33脚、35脚、36脚，由集成电路U6实时读取集成电路U3的数据内容，经过集成电路U2，输入到集成电路U6的129脚、132脚?137脚、139脚。由集成电路U6产生通信的控制逻辑，数据从集成电路U6的96脚输出，输入到集成电路Ul的3脚，从集成电路Ul的5脚、6脚输出，输入到连接器Jl的I脚、2脚，从集成电路U6的103脚输出，输入到集成电路U4的4脚，从集成电路U4的6脚、7脚输出，输入到连接器J2的I脚、2脚，从集成电路U6的104脚输出，输入到集成电路U5的16脚、从集成电路U5的17脚输出，输入到连接器J3的I脚。由集成电路U6产生的显示控制逻辑，信号从集成电路U6的8脚、9脚、24脚、25脚、28脚、30脚?32脚、112脚、113脚、120脚输出，数据显示在连接器J5上。
【主权项】
1.一种基于FPGA的定时计数控制实验装置，其特征在于它具有: 对系统进行控制的控制电路； 通信电路，该电路与控制电路相连； 定时计数控制电路，该电路与控制电路相连； 所述的控制电路为:集成电路U6的13脚、10脚、12脚、11脚、14脚、85脚、84脚、16脚、15脚、83脚、20脚、82脚依次接连接器J4的13脚?2脚，集成电路U6的17脚接晶振Yl的4脚，集成电路U6的40脚、104脚、103脚、101脚?99脚、97脚、96脚接通信电路，集成电路U6的94脚?92脚、87脚、86脚、79脚、76脚?73脚、119脚、143脚?141脚、139脚、137脚?132脚、129脚、126脚接定时计数控制电路，集成电路U6的113脚、112脚、120脚、32脚?30脚、28脚、25脚、24脚、9脚、8脚依次接连接器J5的14脚?4脚，集成电路U6的37脚、109脚、35脚、107脚、131脚、124脚、81脚、62脚、50脚、26脚接I.2V电源，集成电路U6的5脚、23脚、29脚、116脚、127脚、138脚、77脚、95脚、102脚、46脚、54脚、66脚接3V电源，集成电路U6的6脚、19脚、27脚、33脚、39脚、49脚、56脚、61脚、68脚、78脚、140脚、130 脚、128 脚、123 脚、117 脚、111 脚、105 脚、98 脚、80 脚、106 脚、108 脚、110 脚、34 脚、36脚、38脚接地，连接器J4的I脚接地，连接器J5的15脚和2脚接3V电源、I脚和4脚以及16脚接地，晶振Yl的I脚接3V电源、3脚接地；集成电路U6的型号为EP2C8T144C6，晶振Yl的型号为JHY50M，连接器J5的型号为LCD1602。
【专利摘要】一种基于FPGA的定时计数控制实验装置，它具有对系统进行控制的控制电路；通信电路，该电路与控制电路相连；定时计数控制电路，该电路与控制电路相连。该装置电路简单、集成度高、外围元件少，可应用于实验室定时计数控制装置。
【IPC分类】G09B23/18, G09B19/02
【公开号】CN204667690
【申请号】CN201520240784
【发明人】党学立, 郭红霞, 张菁
【申请人】榆林学院
【公开日】2015年9月23日
【申请日】2015年4月20日