专利名称：显示器及投影型显示器的制作方法
技术领域：
本发明涉及一种显示装置及其控制该显示装置的方法，和投影型显示装置，具体涉及一种采用在像素排列成矩阵的显示单元的水平方向(纵列方向)、一次对多个像素并行写入视频信号的系统的显示器和投影型显示器(投影仪)。
背景技术：
在显示器中，例如使用液晶单元作为像素的显示元件的液晶显示器(LCD)中，通常使用由门阵列的MOS工艺形成的数字信号处理IC作为信号处理系统。通过这种数字信号处理IC经受预定信号处理的数字数据由数/模(D/A)转换器转换成模拟信号，然后，经过LCD驱动器供给液晶板(在下文中描述为“LCD板”)。LCD板提供包括排列成矩阵的液晶单元的像素。
LCD板的写入速度没有快到足以能一次一点(像素)连续地写入输入的视频信号，因此，一般采用在水平方向一次对多个像素并行写入视频信号的方法。在这种同时像素写入系统的LCD中，必须将按时间顺序连续输入的视频信号转换成相当于多个像素的并行信号以并行地将视频信号写入多个像素中。
例如，在用于在水平方向一次并行地对六个像素写入像素的六个像素同时写入系统的LCD的情况下，将按时间顺序输入的视频信号转换成六个并行的视频信号，使得六个像素具有相同的定时。视频信号按相当于六个像素的时间并行写入信号线的六列中。在驱动器LCD中取样/保持视频信号时，进行这种并行处理。
产生用于这种并行处理的取样/保持脉冲作为与水平同步信号同步的定时信号。而且，传输六个并行视频信号的信号线物理连接到LCD板作为相互连接。因此，由上述定时信号和对LCD板的显示起始定时信号明确地确定图像的起始位置。
另一方面，在LCD板内，在六根信号线的单元中提供用于一次并行选择六根信号线的信号线选择开关，以便一次并行写入六个像素。然后，由与视频信号同步地连续产生的开关脉冲(写入信号)连续地选择这些信号线选择开关。通过连续地选择信号线选择开关，视频信号通过所选择的信号线选择开关并行写入六根信号线中。
此处，在LCD板内，由于用于传输开关脉冲和视频信号的信号线的电阻和电容的影响，开关脉冲和视频信号失真，因此，除非调整这些开关脉冲和视频信号之间的相位关系，否则不能获得最佳显示图像。在没有出现最佳相位关系时，视频信号泄漏到邻近它们本应该存在的位置的六个像素前或后，最终形成双图像。例如，当显示一根垂直线时，如果这种相位关系不存在，垂直线也会被显示在离开它们本应该存在的位置的六个像素前或后。
出于这个原因，过去已经提出能够用点(dot)时钟精度或更高精度来调整同步写入操作的定时信号，即，开关脉冲(写入信号)和视频信号之间的相位关系、而不改变图像中心位置的技术(例如参考日本未审查专利公报(Kokai)No.2002-108299(具体是第0039-0049段和附图7))。这种现有技术要求调整用作为在定时发生电路中产生开关脉冲的基准的脉冲信号的相位，以便能用点时钟精度或更高精度来调整视频信号和开关脉冲之间的相位关系，而不改变图像的中心位置。
现有技术对于在装运前调整同步写入操作的写入信号和LCD的视频信号之间的相位关系是有效的，但是，不能在装运后应付两者之间相位关系的偏离。即，即使在装运之前可能有最佳相位调整，如果由于温度变化和老化使电路元件退化，由此，液晶驱动脉冲最终产生延迟，使得相位关系偏离，不再获得最佳显示图像。
发明内容
本发明的目的是提供一种通过自动消除由于温度变化或老化造成的相位关系偏移(deviation)而总能获得最佳显示图像的显示器及该显示器的控制方法，和投影型显示器。
为了实现上述目的，根据本发明的第一方面，提供一种显示装置，包括具有多个排列成矩阵的像素的显示单元；用于产生所需频率时钟脉冲的时钟脉冲发生单元；基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，并且由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以使相移为预定值。
而且，为了实现上述目的，根据本发明的第二方面，提供一种显示装置，包括具有多个排列成矩阵的像素的显示单元；用于产生所需频率时钟脉冲的时钟脉冲发生单元；基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，并且由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以使相移为预定值，其中所述检测单元和所述定时调整单元恰好靠近显示单元中基准脉冲的输出部分放置。
为了实现上述目的，根据本发明的第三方面，提供一种投影型显示装置，用于投射由光源发射的光，并通过具有多个排列成矩阵的像素的显示单元在屏幕上显示光，该投影型显示装置包括用于产生所需频率时钟脉冲的时钟脉冲发生单元；基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，并且由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以使相移为预定值。
根据本发明第一方面的显示器，时钟脉冲发生单元产生所需频率的时钟脉冲。脉冲发生单元基于时钟脉冲产生定时脉冲，用于以多个像素为单位并行处理图形信号。定时脉冲的脉冲宽度和脉冲周期设置在所需的值。检测单元检测基于定时脉冲产生的写入脉冲之间的相移，对多个像素并行写入图像信号，由显示单元提供的基准脉冲作为写入脉冲的基准。定时调整单元定时调整定时脉冲以使相移为预定值。
从下列参照附图给出的优选实施例的描述，将更加清楚本发明的这些和其它目的以及特征，其中图1是根据本发明第一实施例的LCD的系统结构的框图；图2是锁相环(PLL)电路17的框图的一部分；图3是LCD板内部结构示例的电路图；图4是开关脉冲发生电路结构示例的框图；图5A-T是表示主时钟MCK、水平起始脉冲HST、水平时钟脉冲HCK和HCKX、移位脉冲SFP1、SFP2、...、脉冲宽度控制时钟脉冲DCK1和DCK2、和开关脉冲SPLS1、SPLS2、...的定时关系的时序图；图6A-J是表示求出扫描脉冲SOUT延迟量的操作的时序图；图7是HCK和DCK脉冲发生电路结构示例的框图；图8A-I是说明HCK和DCK脉冲发生电路的电路操作的时序图；图9是液晶投影仪示例的示意结构图；图10是根据本发明第二实施例的LCD的系统结构的框图；图11是相位调整电路的框图；和图12是相位调整电路的布局示例图。
具体实施例方式
下面参考附图，详细描述本发明的优选实施例。
第一实施例下面参考附图，详细说明本发明的第一实施例。图1是根据本发明第一实施例的显示器的系统结构的框图，例如，使用液晶单元作为像素的显示元件的LCD。
如图1所示，LCD由对应于R(红)、G(绿)和B(蓝)的LCD板11R、11G和11B，LCD驱动器11，D/A转换器13，数字信号驱动器(DSD)14，A/D转换器15，定时发生器16，PLL电路17，R、G、B解码器18R、18G、和18B，R、G、B延迟计数器19R、19G、和19B，和边缘检测电路20组成。
这里，数字信号驱动器14，定时发生器16，R、G、B解码器18R、18G、和18B，R、G、B延迟计数器19R、19G、和19B，边缘检测电路20构成驱动LCD板11R、11G和11B的驱动控制电路21。在本实施例中，假定这个驱动控制电路21形成为一块芯片上的IC。该形成为IC的驱动控制电路21在下面称为“驱动IC21”。
A/D转换器15将R、G、B模拟视频信号转换成数字视频信号，并将所述数字视频信号供给数字信号驱动器14。数字信号驱动器14对信号进行处理，用于一般的图像质量调整，例如，白平衡调整和伽马校正。D/A转换器13将在数字信号驱动器14中经过各种信号处理的R、G、B数字视频信号再转换成模拟视频信号，并将模拟视频信号供给LCD驱动器12。
PLL电路17将从输入的模拟视频信号同步分离给出的水平同步信号HSYNC和垂直同步信号VSYNC供给定时发生器16，同时，基于外部时钟CLK产生用于LCD的主时钟MCK，并将主时钟MCK供给定时发生器16。PLL电路17通过图2所示的PLL结构产生频率为外部时钟CLK整数倍的主时钟MCK。作为主时钟MCK，基于水平同步信号HSYNC和垂直同步信号VSYNC，可以由PLL产生任何主时钟MCK。
定时发生器16产生各种类型的定时信号，例如，主时钟MCK、水平时钟脉冲HCK、和基于主时钟MCK的水平起始脉冲HST、水平同步信号HSYNC、和由PLL电路17给出的垂直同步信号YSYNC。
在定时发生器16中产生的水平时钟脉冲HCK、水平起始脉冲HST、和主时钟MCK一起传给R、G和B LCD板11R、11G和11B。定时发生器16还产生用于后面论述的各个R、G和B的脉冲宽度控制时钟脉冲DCK(1，2)。这些脉冲宽度控制时钟脉冲DCK单独地供给对应的LCD板11R、11G和11B。
LCD驱动器12对由D/A转换器13供给的R、G和B模拟视频信号进行放大处理、1H(H是水平扫描周期)反相处理、和取样/保持处理等，然后将它们传给LCD板11R、11G和11B并驱动显示。此处，在LCD驱动器12中进行取样/保持处理时，为了一次对多个像素同时写入视频信号，例如，一次六个像素，在LCD板11R、11G和11B中，并行进行对以六个像素为单元按时间顺序连续输入的模拟视频信号并行排列的处理。应注意在这种并行排列中，例如用脉冲宽度控制时钟脉冲DCK作为取样/保持脉冲。
下面将详细说明在驱动IC21中的解码器18R、18G、和18B，延迟计数器19R、19G、和19B，边缘检测电路20的功能，以及伴随它们的定时发生器16内部的功能和具体结构。
此处，解码器18R、18G、和18B，延迟计数器19R、19G、和19B，和边缘检测电路20构成检测单元，用于检测相对于写入像素31中的视频信号的写入信号，即，通过LCD板11R、11G和11B的开关脉冲SPLS1、SPLS2、...之后的相位偏移量(延迟量)。
而且，定时发生器16的内部电路的一部分形成定时调整单元，用于调整开关脉冲SPLS1、SPLS2、...的定时，具体地说，通过反馈处理，定时调整用于产生开关脉冲SPLS1、SPLS2、...，的脉冲宽度控制时钟脉冲DCK，从而使相位偏移量基于该检测的相位偏移量变得几乎为零。
图3是LCD板11(11R、11G、11B)的内部结构示例的电路图。在图3中，显示区域(显示单元)具有由薄膜晶体管TFT构成的像素晶体管、液晶单元LC、和具有排列成矩阵的存储电容器Cs的单元像素31。对于这种矩阵像素阵列，垂直扫描线32-1、32-2、...用于每个像素行，信号线33-1、33-2、33-3...用于每个像素列。
在这种像素结构中，薄膜晶体管TFT具有连接垂直扫描线32-1、32-2、...的栅电极和连接信号线33-1、33-2、33-3...的源电极。液晶单元LC具有连接薄膜晶体管TFT漏电极的像素电极和连接公共线34-1、34-2、...的对(counter)电极。这里，液晶单元LC意谓着在由薄膜晶体管TFT形成的像素电极和面对它们形成的对电极之间产生的电容。薄膜晶体管TFT的漏极和公共线34-1、34-2、...之间连接存储电容器Cs。
在根据本实施例的LCD中，例如，采用一次对六个像素同时写入视频信号的六个像素同时写入系统。因此，为信号线33-1、33-2、33-3...中的每六根信号线安排信号线选择开关35-1、35-2、...。那么，这些信号线选择开关35-1、35-2、...的六个输出端连接到信号线33-1、33-2、33-3...的第一端。
而且，每个信号线选择开关35-1、35-2、...的六个输入端连接到六根数据线36-1到36-6。那么，在LCD驱动器12的取样/保持处理时对每六个像素并行排列的视频信号ch1到ch6，如前所述，通过这些数据线36-1到36-6输入到信号选择开关35-1、35-2、...的六个输入端。
从开关脉冲发生器37供给信号线选择开关35-1、35-2、...开关脉冲SPLS1、SPLS2、...作为将视频信号写入像素31的写入信号。这样，通过数据线36-1至36-6输入的六个并行排列的视频信号ch1至ch6经过信号线选择开关35-1、35-2、...被写入信号线33-1、33-2、...。然后，对于连接到由栅选择脉冲(垂直扫描脉冲)Gate1、Gate2、...选择性驱动的行的垂直扫描线32-1、32-2、...的像素31的液晶单元LC和存储电容器Cs，视频信号同时写入六个像素的单元中。
图4是开关脉冲发生电路37结构示例的框图。从图中明显看出，开关脉冲发生电路37由移位寄存器371和与(AND)门组372组成。向该开关脉冲产生电路37提供水平起始脉冲HST、水平时钟脉冲HCK、其反向脉冲HCKX、和由上述定时发生器16(参见图1)产生的脉冲宽度控制时钟脉冲DCK1和DCK2。
注意，这里为了简化图，示出包括7级(第一移位级371-1到第七移位级371-7)的传输级作为示例的移位寄存器371，但是，实际上使用包括对应于其中像素31排列成矩阵的显示区的水平方向的像素数的级数的移位寄存器。即，当水平方向的像素数是m时，使用包括m传递级数的移位寄存器作为移位寄存器371。
在该开关脉冲发生电路37中，移位寄存器371接收水平起始脉冲HST作为输入，同时，将水平时钟脉冲HCK和HCKX每隔一级供给传递级。当输入水平起始脉冲HST时，移位寄存器371开始移位操作，与水平时钟脉冲HCK和HCKX同步地连续移位水平起始脉冲HST，并从传输级输出它们，作为移位脉冲SFP1、SFP2、...。
这些移位脉冲SFP1、SFP2、...成为AND门组372的AND门372-1、372-2、...的输入。将脉冲宽度控制时钟脉冲DCK1和DCK2交替地提供作为这些AND门372-1、372-2、...的另一输入。AND门372-1、372-2、...在移位脉冲SFP1、SFP2、...和脉冲宽度控制时钟脉冲DCK1和DCK2之间进行AND逻辑，以产生开关脉冲SPLS1、SPLS2、...，并将它们供给图2的信号线选择开关35-1、35-2、...。
图5是表示开关脉冲发生电路37的操作的时序图。(A)表示主时钟MCK，(B)表示水平起始脉冲HST，(C)表示水平时钟脉冲HCK，(D)表示HCKX，(E)-(K)表示移位脉冲SFP1-SFP7，(L)表示脉冲宽度控制时钟脉冲DCK1，(M)表示脉冲宽度控制时钟脉冲DCK2，和(N)-(T)表示开关脉冲SPLS1-SPLS7。
下面将说明与图4所示的开关脉冲发生电路37有关的图5所示的时序图。首先，当水平起始脉冲HST供给第一移位级371-1时，如图5(E)所示，与水平时钟脉冲HCK的周期具有相同脉冲宽度的移位脉冲SFP1与水平时钟脉冲HCK同步地输出到AND门372-1。然后，如图5(N)所示，在这些输出之间的AND输出的开关脉冲SPLS1和脉冲宽度控制时钟脉冲DCK1变为逻辑“0”。
接下来，移位脉冲SFP1移进第二移位级371-2，并且如图5(F)所示，与移位脉冲SFP1的周期具有相同脉冲宽度的移位脉冲SFP2与水平时钟脉冲HCKX同步地输出到AND门372-2。然后，如图5(N)所示，在这些输出之间的AND输出的开关脉冲SPLS2和脉冲宽度控制时钟脉冲DCK2变为逻辑“0”。在第二移位级371-2将移位脉冲SFP2输出到AND门372-2的定时，在第一移位级371-1中，脉冲宽度控制时钟脉冲DCK1变成“H”电平，因此开关脉冲SPLS1变为逻辑“1”。对于第三移位级371-3以及后面的级，也进行相同的操作。因此，如图5的(N)-(T)所示，连续输出与脉冲宽度控制时钟脉冲DCK1和DCk2具有相同脉冲宽度的开关脉冲SPLS1-SPLS7。
从该时序图可以清楚看出，脉冲宽度控制时钟脉冲DCK1和DCK2是脉冲宽度准确地移位1/2周期和窄于1/2周期相位的脉冲信号。在产生开关脉冲SPLS1、SPLS2、...时，进行控制这些开关脉冲SPLS1、SPLS2、...的脉冲宽度的动作，从而通过在前脉冲的下降边缘和后脉冲的上升边缘之间给予适当的间隔而使开关脉冲SPLS1、SPLS2、...彼此不会重叠。
在LCD板11R、11G和11B中，从移位寄存器371的最后传输级m输出的移位脉冲SFPm(在本例中为移位脉冲SFP7)从LCD板11R、11G和11B中输出，作为扫描脉冲R_SOUT、G_SOUT和B_SOUT。这些扫描脉冲R_SOUT、G_SOUT和B_SOUT被提供给驱动IC20中的边缘检测电路20(参见图1)。
此处，当比如构成移位寄存器371的晶体管的电路元件由于温度变化或老化造成退化时，由于这个原因，来自移位寄存器371的最后传递级m的扫描脉冲R_SOUT、G_SOUT和B_SOUT的输出定时出现延迟。电路元件的退化对于各个LCD板11R、11G和11B是不同的，因此，对于LCD板11R、11G和11B，扫描脉冲R_SOUT、G_SOUT和B_SOUT的延迟量具有不同的值。
回过头来看图1，边缘检测电路20检测用作为开关脉冲SPLS1和SPLS2、...的基准的脉冲信号的上升边缘或下降边缘的至少一个边缘作为视频信号到像素的写入信号，即扫描脉冲R_SOUT、G_SOUT和B_SOUT。假定根据本例的边缘检测电路20检测扫描脉冲R_SOUT、G_SOUT和B_SOUT的上升边缘和下降边缘两者。
图6是求出扫描脉冲的延迟量的操作的时序图，其中(A)表示主时钟MCK，(B)表示后面论述的水平位置数据HPC_OUT，(C)表示初始状态下的扫描脉冲SOUT(0)，(D)表示在检测上升边缘(DFT_MODF＝0)时的检测脉冲，(E)表示在检测下降边缘(DFT_MODE＝1)时的检测脉冲，(F)表示在上升基准(DFT_MODE＝0)时的延迟计数器，(G)表示在下降基准(DFT_MODE＝1)时的延迟计数器，(H)表示在老化退化等发生而造成偏移时的扫描脉冲SOUT(t)，(I)表示在基于扫描脉冲SOUT(t)检测上升边缘时的检测脉冲，和(J)表示在基于扫描脉冲SOUT(t)检测下降边缘时的检测脉冲。而且，图6将扫描脉冲R_SOUT、G_SOUT和B_SOUT表示为扫描脉冲SOUT(0)和SOUT(t)。
如图6的(D)和(E)所示，通过检测扫描脉冲R_SOUT、G_SOUT和B_SOUT的上升边缘和下降边缘，边缘检测电路20产生脉冲宽度例如为主时钟MCK的一个周期的检测脉冲。应注意边缘检测电路20并非总是输出两个检测脉冲，而是根据由控制例如整个系统的CPU(未示出)提供的模式信号DFT_MODE、在模式信号例如为逻辑“0”时，输出上升边缘的检测脉冲，而在模式信号为逻辑“1”时，则输出下降边缘的检测脉冲。
也就是说，边缘检测电路20用于根据模式信号DTF_MODE来选择每个扫描脉冲R_SOUT、G_SOUT和B_SOUT的上升边缘和下降边缘的任何一个，并当检测到其一个边缘时，输出检测脉冲。检测脉冲作为解码脉冲给出，用于指令解码延迟计数器19R、19G、和19B的计数的解码器18R、18G、和18B进行解码。
提供延迟计数器19R、19G、和19B，以便求出上述扫描脉冲R_SOUT、G_SOUT和B_SOUT的时间滞后(tag)量(延迟量)。具体地说，通过计数从定时发生器16输出的后面论述的水平位置数据HPC_OUT，延迟计数器19R、19G、和19B求出延迟量。
此处，从图6可以看出，由主时钟MCK的精度计算延迟量，因此，当通过设置如图2所示的PLL电路17来增加由PLL电路17供给定时发生器16的主时钟MCK的频率时，可以提高延迟量的精度。因此，可以进行使得可以根据本实施例LCD的处理能力和精度目标值灵活地设置主时钟MCK的频率的配置。
对于每个R、G、B，从例如上述CPU供给延迟计数器19R、19G、和19B用于设置计数器的复位位置(定时)的复位数据HPC_DAT。因此，通过改变复位数据HPC_DAT的值，可以自由设置延迟计数器19R、19G、和19B的复位位置。例如，如图6的(F)和(G)所示，通过将初始状态解码器18R、18G、和18B的解码脉冲位置设置到延迟计数器19R、19G、和19B的复位位置，延迟计数器19R、19G、和19B的计数变成延迟量本身。
此处，当PLL电路17增加供给定时发生器16的主时钟MCK的频率时，需要将它与提高供给延迟计数器19R、19G、和19B的复位数据HPC_DAT的精度(分辨率)的主时钟MCK的频率联系起来。
延迟计数器19R、19G、和19B的计数在解码器18R、18G、和18B中解码成R、G、B的延迟量GDFT(R_GDFT、G_GDFT、B_GDFT)，并供给定时发生器16。定时发生器16产生各种定时信号，如上所述，但是，在此将说明用于产生水平时钟脉冲HCK和脉冲宽度控制时钟DCK的电路的具体结构。
图7是产生水平时钟脉冲HCK和脉冲宽度控制时钟脉冲DCK的电路(在下文中简称为“HCK和DCK脉冲发生电路”)的结构示例框图。该HCK和DCK脉冲发生电路包括控制部件，用于通过反馈处理来调整脉冲宽度控制时钟脉冲DCK的定时，从而基于在驱动IC20中检测到并相应于R、G、B LCD板11R、11G、11B提供的延迟量(相位偏移量)GDFT几乎变为零(参见图1)。
从图7中显然可以看出，HCK和DCK脉冲发生电路由H(水平方向)位置计数器41、HCK计数器42、DCK计数器43、解码器44和45、触发器(F/F)46和47、和反馈处理模块48组成。
H位置计数器41由水平同步信号HSYNC复位，然后计数与主时钟MCK同步递增。它对于每个1H(H是水平扫描周期)输出计数作为表示水平方向位置的水平位置数据HPC_OUT。水平位置数据HPC_OUT供给HCK计数器42、DCK计数器43、和解码器44和45。
解码器44产生复位脉冲HCK_RS，其只有当水平位置数据HPC_OUT的值为寄存器值SHP时，才变为高电平(在下文中称为“H”电平)。这里，寄存器值SHP是用于确定在1H内水平时钟脉冲HCK的起始位置。复位脉冲HCK_RS供给HCK计数器42。
HCK计数器42被复位脉冲HCK_RS复位，然后，计数与主时钟MCK同步递增。当其计数HCKC_OUT为寄存器值HCKC时，HCK计数器42再次复位。在此，寄存器值HCKC用于设置水平时钟脉冲HCK的周期。HCK计数器42的计数HCKC_OUT供给触发器46。
触发器46输出由极性设置HCKPOL设置的极性。通过每半个周期{(HCKC+1)/2}反转极性设置HCKPOL的极性，产生50％占空比的脉冲。由于这个原因，使用在解码器44中产生的复位脉冲HCK_RS的位置作为基准，触发器46输出脉冲的水平时钟脉冲HCK变成具有周期(HCKC+1)50％占空比的时钟脉冲。
解码器45解码H位置计数器41的输出的水平位置数据HPC_OUT的值，以产生DCK计数器43的复位脉冲DCK_RS。DCK计数器43由复位脉冲DCK_RS复位，然后，计数与主时钟MCK同步递增。当计数DCKC_OUT为寄存器值DCKC时，DCK计数器43再次复位。这里，寄存器值DCKC用于设置脉冲宽度控制时钟脉冲DCK的周期。DCK计数器43的计数DCKC_OUT供给触发器47。
触发器47输出由极性设置DCKPOL设置的极性。当计数DCKC_OUT为寄存器值DCKW时，它反转极性设置DCKPOL的极性，以保持该值。之后，当计数DCKC_OUT为寄存器值DCKW时，再次设置极性设置DCKPOL，由此产生脉冲宽度为(DCKW+1)和周期为(DCKC+1)的脉冲。同时，保持DCKW＜DCKC的关系。这样，通过使用在解码器45中产生的复位脉冲DCK_RS的位置作为基准，触发器47的输出脉冲的脉冲宽度控制时钟脉冲DCK变成周期为(DCKC+1)和脉冲宽度为(DCKW+1)的时钟脉冲。
将要开启/关闭后面解释的漂移(drift)处理的寄存器值DFT_ON和表示后面论述的偏置(offset)值的寄存器值OFST供给解码器45。这里，当寄存器值DFT_ON为逻辑“0”时，关闭漂移处理，当寄存器值DFT_ON为逻辑“1”时，开启漂移处理。当关闭漂移处理时，解码器45产生复位脉冲DCK_RS，其只有在水平位置数据HPC_OUT的值为(SHP+DCKF)时，才变成“H”电平。这里，寄存器值DCKF用于设置脉冲宽度控制时钟脉冲DCK相对水平时钟脉冲HCK的相位差。
当开启漂移处理时，解码器45产生复位脉冲DCK_RS，其只有在水平位置数据HPC_OUT的值为(SHP+DCKF-DCKF_DEC+OFST)时，才变为“H”电平。在此，DCKF_DEC是反馈处理模块48的输出值。而且，当寄存器值DFP_ON为逻辑“1”时，即，开启漂移处理时，寄存器值OFST变为有效。
这是要表示作为寄存器值OFST给出的偏置值，使得复位位置通过在后面论述的反馈处理不取水平位置数据HPC_OUT的值000h之前的值。这样在进行反馈处理时，通过事先将偏置加到要反馈的脉冲宽度控制时钟脉冲DCK的复位位置，可以可靠地进行复位。
接下来，将说明反馈处理模块48。从如7显然可以看出，反馈处理模块48由触发器481和加法器482组成。该反馈处理模块48从R、G、B的LCD板11R、11G、11B(参见图1)接收作为输入的延迟量GDFT(R_GDFT、G_GDFT、B_GDFT)。
从LCD板11R、11G、11B输出的扫描脉冲GDFT(R_GDFT、G_GDFT、B_GDFT)在反馈处理时，有时不在时间轴上前移位置，有时前移。因此，反馈处理模块48在扫描脉冲GDFT在时间轴上不前移的情况和前移的情况之间进行不同的处理。这里，“反馈处理”意指在DCK计数器43的复位位置中反映(reflect)基于扫描脉冲GDFT获得的延迟量GDFT。
在如根据本实施例的LCD的情况那样，在说明LCD板11R、11G、11B中的移位寄存器37(参见图4)与水平时钟脉冲HCK同步进行移位操作的情况下，扫描脉冲GDFT不前移。在这种情况下，寄存器值GDFT_SEL设置为逻辑“0”。在说明的LCD板的情况下，从前面的论述显然可以看出，也使用脉冲宽度控制时钟脉冲DCK。另一方面，在说明移位寄存器37与脉冲宽度控制时钟脉冲DCK同步进行移位操作的情况下，扫描脉冲GDFT前移。在这种情况下，寄存器值GDFT_SEL设置为逻辑“1”。在说明LCD板的情况下，不使用水平时钟脉冲HCK。
当扫描脉冲GDFT不前移时，由解码器11R、11G、11B解码的值事实上变成为延迟量。因此，通过被供给为逻辑“0” 的寄存器值GDFT_SE L的触发器481，从解码器11R、11G、11B供给的延迟量GDFT事实上定义为反馈处理模块48的输出值DCKF_DEC。
这里，首先在解码器11R、11G、11B中解码它们之后，当基于其延迟量GDFT进行反馈处理时，下面要被解码器11R、11G、11B解码的值变成“0”，而进行与在扫描脉冲GDFT不前移的情况下相同的处理时，它返回到进行反馈处理之后的状态或反馈处理之前的状态。
因此，当扫描脉冲GDFT前移时，通过在触发器481中保持通过首先在解码器11R、11G、11B中解码获得的延迟量GDFT并在加法器482中将保持的GDFT延迟量与下一个延迟量相加、来求出初始级的延迟量GDFT1。该延迟量GDFT1定义为反馈处理模块48的输出值DCKF_DEC。
下面将概述上面解释的反馈处理模块48的功能。即，当没有通过反馈处理将反馈施加到扫描脉冲SOUT本身时，通过由解码器18R，18G和18B解码延迟计数器19R、19G和19B的计数获得的值GDFT事实上定义为反馈量，而当反馈施加到扫描脉冲SOUT本身时，将通过将解码值GDFT与下一个解码值相加获得的值定义为反馈量。
图8是说明HCK和DCK脉冲发生电路的电路操作的时序图，其中(A)表示主时钟MCK，(B)表示DCK计数器43初始状态的计数DCKC_OUT(0)，(C)表示初始状态的脉冲宽度控制时钟脉冲DCK(0)，(D)表示在由于老化等发生偏移时DCK计数器43的计数DCKC_OUT(0)，(E)表示由于老化等发生偏移时的脉冲宽度控制时钟脉冲DCK(t)，(F)表示延迟计数器，(G)表示在反馈处理(F/B处理)前的解码脉冲，(H)表示在F/B处理不施加到扫描脉冲SOUT本身时F/B处理后的解码脉冲，和(I)表示在F/B处理施加到扫描脉冲SOUT本身时F/B处理后的解码脉冲。
如图8中的(A)-(E)所示，假定构成这样的系统，使得例如，在初始状态的边缘检测电路20产生的解码脉冲(检测脉冲)变成为延迟计数器19R、19G和19B的000h，并且由于温度变化或老化，在脉冲宽度控制时钟脉冲DCK中产生主时钟MCK的两个时钟(2CLK)的延迟量。当反馈处理不施加到扫描脉冲SOUT本身时，既使进行反馈处理，解码脉冲的位置也设置在延迟计数器19R、19G和19B的002h位置，如图8的(H)所示，因此，从复位位置精确地向前移位计数量。
如果扫描脉冲SOUT本身被反馈处理，在进行反馈处理时，如图8的(I)所示，解码脉冲将解码延迟计数器19R、19G和19B的000h，因此，从初始状态解码的计数相加，并从复位位置向前移位该值。
注意寄存器值SHP、HCKC、DCKC、DCKW、DFT_ON、OFSST的信息和供给DCK脉冲发生电路的极性设置HCKPOL、DCKPOL等由用于控制整个系统的CPU(未示出)设置。
接下来，说明根据具有上述结构的本实施例的LCD中，当通过反馈处理来自动调整用于同时写入多个像素的定时信号的相位时的操作。
当驱动R、G、B LCD板11R、11G、11B时，从LCD板11R、11G、11B输出的扫描脉冲R_SOUT、G_SOUT、和B_SOUT经过开关脉冲发生电路37中的移位寄存器371后输入到驱动IC21。在下面的处理过程中，单独对扫描脉冲R_SOUT、G_SOUT、和B_SOUT进行处理，但是，为了简化起见，用扫描脉冲SOUT代表它们来说明。
在驱动IC21中，边缘检测电路20检测图6时序图中所示的扫描脉冲SOUT的上升和下降边缘，并输出在检测定时时变为“H”电平的检测脉冲作为解码脉冲。另一方面，R、G、B延迟计数器19R、19G和19B计数从定时发生器16中的H位置计数器41(参见图7)供给的水平位置数据HPC_OUT。这些延迟计数器19R、19G和19B的复位定时可以由R、G、B复位数据HPC_DAT自由设置。
然后，通过使用从边缘检测电路20供给的R、G、B检测脉冲作为起动器(trigger)，延迟计数器19R、19G和19B的计数被R、G、B解码器18R，18G和18B解码。这些解码器18R，18G和18B的解码值是从扫描脉冲R_SOUT、G_SOUT、和B_SOUT最佳状态的延迟量(延迟时间)GDFT(R_GDFT、G_GDFT、B_GDFT)，并供给定时发生器16中的反馈处理模块48(参见图7)。
这里，“最佳状态”意指例如在装运LCD之前的调整阶段最佳地调整用于同时写入操作的定时信号和视频信号之间相位关系的状态。在装运LCD之后，由于温度变化或老化，这些相位关系随着电路元件例如晶体管的退化而偏移。注意，在求出延迟量GDFT(R_GDFT、G_GDFT、B_GDFT)时，根据供给边缘检测电路20的模式信号DFT_MODE，可以自由切换是将扫描脉冲R_SOUT、G_SOUT、和B_SOUT的上升边缘用作基准，还是将它的下降边缘用作基准。根据LCD板11R、11G、11B的状态可以选择它们中哪一个是最佳的。
在图7的HCK和DCK脉冲发生电路中，进行反馈处理，用于在DCK计数器43的复位位置(定时)反映上述计算的延迟量GDFT(R_GDFT、G_GDFT、B_GDFT)。具体地说，通过用延迟量GDFT作为基准在解码器45中解码水平位置数据HPC_OUT，产生DCK计数器43的复位脉冲DCK_RS，并复位DCK计数器43。基于该DCK计数器43的计数产生的脉冲宽度控制时钟脉冲DCK如前面所述用作在LCD驱动器12中并行排列处理时的取样/保持脉冲。
如上所述，在采用多像素(在本例中为六像素)同时写入系统的LCD中，通过进行用于将从R、G、B LCD板11R、11G、11B输出的扫描脉冲R_SOUT、G_SOUT、和B_SOUT输入到供应各种类型的定时信号给这些LCD板11R、11G、11B的驱动器IC21中的反馈处理，测量从这些扫描脉冲R_SOUT、G_SOUT、和B_SOUT的最佳状态的延迟量(延迟时间)GDFT，并在用于取样/保持视频信号的脉冲中，例如脉冲宽度控制时钟脉冲DCK中反映该延迟量，可以将用于驱动LCD板11R、11G、11B的各种类型定时信号和视频信号之间的相位关系自动调整到最佳状态。
由于该原因，自动消除了由于LCD板11R、11G、11B中电路元件例如晶体管因为温度变化或老化造成的退化而从驱动脉冲，特别是用于同时写入多个像素的开关脉冲SPLS1、SPLS2、...中产生的延迟引起的定时信号和视频信号之间相位关系的偏移，并且可以防止视频信号的干扰，因此，有可能不受温度变化或老化的影响而总能获得最佳显示图像。
特别是，本实施例设置成在PLL电路17中可以产生任何频率的主时钟MCK。因此，通过在设备能力的范围内尽可能多地增加主时钟MCK的频率，有可能进行用于高精度地反映延迟量的反馈处理，。
注意，在上述实施例中，给出的示例是假定LCD是从板外接收脉冲宽度控制时钟脉冲DCK1和DCK2，但是，包括图7所示的HCK和DCK脉冲发生电路，从而可以通过寄存器值DCKC，DCKW和DCKF自由设置脉冲宽度控制时钟脉冲DCK的脉冲周期和脉冲宽度以及确定视频信号写入像素31的写入定时的时钟脉冲，即，相对于水平时钟脉冲HCK的相位差。因此，即使在通过使用水平时钟脉冲HCK和HCKX在板内部产生脉冲宽度控制时钟脉冲DCK1和DCK2的LCD中，通过输入脉冲宽度控制时钟脉冲DCK1和DCK2作为水平时钟脉冲HCK和HCKX，也可以同时进行反馈处理。
注意，在上述实施例中，以多像素同时写入系统的LCD作为例子进行了说明，但是，本发明不局限应用于多像素同时写入系统。它涉及驱动LCD板的定时信号，特别是写入视频信号的定时信号和视频信号之间相位关系的自动调整，因此，本发明还可以应用于以上述相同的方式以多个像素为单位写入视频信号的系统。
而且，在上述实施例中，作为示例说明本发明应用于具有R、G、B LCD板11R、11G、11B的彩色系统的LCD，但是本发明不局限应用于彩色系统，还可以以上述相同的方式应用于单色系统的LCD。而且，本发明不局限应用于LCD，还可以应用于使用阴极射线管(CRT)或电致发光(EL)元件作为显示器的所有显示器，特别是采用对于多个像素一次同时将视频信号写入的方法的所有显示器。
而且，包括驱动IC20的信号处理系统也可以用作投影型显示器的信号处理系统，例如，液晶投影仪。图8示出液晶投影仪的总体结构。
在图8中，只有从光源51发射的白色光束的特殊颜色成分例如具有最短波长的B(蓝色)光成分透过第一光束分裂器52。其余颜色的光成分被反射。透过第一光束分裂器52的B光成分在镜子53处改变光路并通过透镜54照射到LCD板11B上。
在第一光束分裂器52上反射的光成分之中，例如G(绿色)光成分在第二光束分裂器55上被反射，R(红色)光成分透射。在第二光束分裂器55上反射的G光成分通过透镜56照射到G LCD板11G。透过第二光束分裂器55的R光成分在镜子57和58处改变光路并通过透镜59照射到R LCD板11R上。
透过LCD板11R、11G、11B的R、G、B光在正交棱镜60处结合(couple)。从该正交棱镜60发射的结合光束通过投影棱镜61投影到屏幕62上。
在具有上述结构的液晶投影仪中，LCD板11R、11G、11B接收模拟视频信号作为输入，该模拟视频信号在图1所示的信号处理系统中对于R、G、B被并行处理，并且在LCD驱动器12的取样/保持处理时，以多个像素例如六个像素为单元并行排列。
而且，LCD板11R、11G、11B从驱动控制电路63接收各种驱动脉冲作为输入。通过使用上述驱动IC20作为该驱动控制电路63，通过自动消除LCD板11R、11G、11B中的电路元件例如晶体管因为温度变化或老化造成的退化而在驱动脉冲，特别是用于同时写入多个像素的开关脉冲中产生的延迟而引入的定时脉冲和视频信号之间的相位关系的偏移，可以防止视频信号的干扰，因此，有可能不受温度变化和老化的影响而总能获得最佳显示图像。
注意，通过将本发明应用于彩色系统的液晶投影仪的情况作为示例来说明，但是本发明还可以以上述相同的方式应用于单色系统的液晶投影仪。这时，自然相当于一个信道的信号处理系统就足够了。
第二实施例下面将说明本发明的第二实施例。图10是本实施例的LCD的系统结构框图。在图10中，那些被分配与图1所示的第一实施例中LCD相同附图标记的部件与图1中的那些部件相同。因此，LCD驱动器12、DSD14、和定时发生器16与图1所示的部件相同。在图10中，省略了产生主时钟MCK的PLL电路17，但是，通过由与第一实施例的LCD的相同结构产生任何频率的主时钟MCK可以提高延迟量的精度。
本实施例的特征在于LCD板70R、70G、70B。这些LCD板包括相位调整电路71R、71G、71B。可以通过配置第一实施例中图1所示的边缘检测电路20，延迟计数器19R、19G、19B，和解码器18R、18G、18B以使它们独立地排列在LCD板70R、70G、70B上来实现相位调整电路71R、71G、71B。特别是通过在扫描脉冲SOUT的输出级附近构建和安装上述电路组，从扫描脉冲SOUT到相位调整电路71R、71G、71B的互相连接在距离上变为最短，所以，有可能将由于互相连接的额外的电容造成的扫描脉冲失真的影响和来自外面的噪声抑制到最低限度。
第三实施例下面说明本发明的第三实施例。本实施例中LCD的框图与第二实施例中LCD的框图相同。相位调整电路71R、71G、71B由图11所示框图的电路构成。在本实施例中的每个相位调整电路具有反相器(inverter)711、相位检测器(PD)712、低通滤波器(LPF)713、电压控制振荡器(VCO)714、和相位处理单元715。相位检测器712、低通滤波器713和电压控制振荡器714构成相位检测器。
在相位调整电路71R、71G、71B中，通过由相位检测器712检测来自视频显示单元的SOUT信号(R_SOUT、G_SOUT、B_SOUT)的相位，并在相位处理单元的相位宽度控制时钟脉冲DCK1和DCK2中反映由于温度变化或老化造成的相位偏移，来调整开关脉冲的定时。例如，当通过视频显示单元72R、72G、72B的扫描脉冲如扫描脉冲SOUT1，SOUT2，SOUT3，...一样逐渐变化时，相位检测器检测SOUT2与SOUT1脉冲之间的相位偏移量，并将它供给相位处理单元715。而且，对于SOUT3与SOUT2之间的相位偏移量和接下来的扫描脉冲，通过上述相同的程序进行相位检测。脉冲连续地供给相位处理单元715。
在相位处理单元715中，设置制造时事先设定的扫描脉冲SOUT和脉冲宽度控制时钟脉冲DCK1和DCK2之间的初始值的相位差。然后，通过比较该初始值相位差和从相位检测器获取的相位偏移量，在以主时钟MCK为单位的脉冲宽度控制时钟脉冲DCK1和DCK2中反映该差值。
在图11中，DCK1_IN和DCK2_IN是在反映该差值之前，由脉冲处理单元715输入的脉冲宽度控制时钟脉冲DCK1和DCK2，DCK1_OUT和DCK2_OUT是在反映该差值之后，由脉冲处理单元715输出的脉冲宽度控制时钟脉冲DCK1和DCK2。
图12是相位调整电路71安装在LCD板玻璃上的示例图。如图12所示，当相位调整电路71在扫描脉冲SOUT(R_SOUT、G_SOUT、B_SOUT)输出级附近构建或安装时，从扫描脉冲SOUT脉冲到相位调整电路71的互相连接距离最短。这样，有可能将由于互相连接的额外电容造成的扫描脉冲失真和来自外面的噪声影响抑制到最低限度。
如上所述，根据本实施例的LCD，显示器被构造成使相位调整电路构建或安装在R、G、B LCD的扫描脉冲R_SOUT、G_SOUT、B_SOUT的输出级附近，相位调整电路连续计算出通过显示单元的、由相位检测器一个接一个地逐渐改变的、扫描脉冲SOUT(R_SOUT、G_SOUT、B_SOUT)的相位偏移量，比较相位偏移量之间的相位差与制造时预先设置的扫描脉冲SOUT和脉冲宽度控制时钟脉冲DCK1和DCK2之间的初始值的相位差，在以主时钟MCK为单位的脉冲宽度控制时钟脉冲DCK1和DCK2中反映该差值，因此，可以获得下面的效果。
即，可以自动消除由于老化造成的开关脉冲延迟导致产生的视频信号的干扰。而且，消除在定时调整时用作为基准的扫描脉冲的干扰，而且只要通过将所需的信号输入LCD板中，就能自动地进行定时调整。而且，有可能将由于互相连接的额外电容导致的扫描脉冲的干扰和来自外面的噪声的影响降到最低限度。
概述本发明的效果，根据本发明，在具有像素排列成矩阵的显示单元的显示器中，可以自动消除与视频信号的相位关系的偏移，故有可能不受温度变化或老化的影响而总是获得最佳显示图像。
尽管为了参照具体实施例描述了本发明，应该明白本领域的普通技术人员对此作出的各种变型不脱离本发明的基本原理和范围。
权利要求
1.一种显示装置，包括显示单元，具有多个排列成矩阵的像素；时钟脉冲发生单元，用于产生所需频率的时钟脉冲；基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以便使相移为预定值。
2.如权利要求1所述的显示装置，其中所述脉冲产生单元能够对时钟脉冲设置定时脉冲的相位差，以改变写入脉冲的相位。
3.如权利要求1所述的显示装置，其中所述检测单元具有用于检测基准脉冲的上升边缘或下降边缘的边缘检测单元。
4.如权利要求3所述的显示装置，其中所述边缘检测单元检测上升边缘和下降边缘两者以输出这些边缘之一。
5.如权利要求1所述的显示装置，其中所述检测单元包括用于获得基准脉冲的延迟的计数器，和通过边缘检测单元的检测结果的起动来解码计数器的计数的解码器，能够将计数器的复位时间设置到所需的值。
6.如权利要求5所述的显示装置，其中所述定时调整单元具有对基准脉冲选择反馈处理的开启/关闭功能，并且当选择开启时，偏置复位时间。
7.一种显示装置，包括显示单元，具有多个排列成矩阵的像素；时钟脉冲发生单元，用于产生所需频率的时钟脉冲；基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以便使相移为预定值，其中检测单元和定时调整单元恰好靠近显示单元中基准脉冲的输出部分放置。
8.一种投影型显示装置，用于投射由光源发射的光，并通过具有多个排列成矩阵的像素的显示单元在屏幕上显示光，该投影型显示装置包括用于产生所需频率时钟脉冲的时钟脉冲发生单元；基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，并且由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以使相移为预定值。
9.一种投影型显示装置，用于投射由光源发射的光，并通过具有多个排列成矩阵的像素的显示单元在屏幕上显示光，该投影型显示装置包括基于时钟脉冲产生定时脉冲的脉冲发生单元，用于将图像信号并行处理为多个像素的单元，定时脉冲的脉冲宽度和脉冲周期设定为所需的值；用于检测基于定时脉冲产生的写入脉冲之间的相移的检测单元，用于对所述多个像素并行写入图像信号，并且由所述显示单元提供的基准脉冲作为写入脉冲的基准；和定时调整单元，用于定时调整定时脉冲以使相移为预定值，其中检测单元和定时调整单元恰好靠近显示单元中基准脉冲的输出部分放置。
全文摘要
配置具有显示单元的显示器以使得像素排列成矩阵。时钟脉冲发生部件产生任何频率的时钟脉冲。基于产生的时钟脉冲，脉冲发生部件产生定时信号，用于以多个像素为单位并行排列处理视频信号作为能够自由设置脉冲宽度和脉冲周期的脉冲信号。相位偏移检测部件在基于定时信号产生的写入信号之后检测相位偏移量，并且将视频信号写入通过显示单元的多个像素值。基于由相位偏移检测部件检测的相位偏移量，定时调整部件自动进行调整，使得相位偏移量在预定范围内(使得它变得几乎为零)。
文档编号G03B21/00GK1629928SQ20041010476
公开日2005年6月22日 申请日期2004年11月18日 优先权日2003年11月18日
发明者吉田麻美, 松浦稔, 平川孝 申请人:索尼株式会社