嵌入式芯片封装、芯片封装和制备嵌入式芯片封装的方法

嵌入式芯片封装、芯片封装和制备嵌入式芯片封装的方法
【专利摘要】本发明涉及嵌入式芯片封装、芯片封装和制备嵌入式芯片封装的方法。提供了一种嵌入式芯片封装。该嵌入式芯片封装包括：多个芯片；嵌入了该多个芯片的包装材料；电连接至该多个芯片的至少一个电再分配层；以及连接至该至少一个电再分配层的共用端子，其中该共用端子提供用于以下操作中的至少一个的接口：在该多个芯片与该共用端子之间发送和接收共用电信号。
【专利说明】嵌入式芯片封装、芯片封装和制备嵌入式芯片封装的方法
【技术领域】
[0001]各个实施例通常涉及嵌入式芯片封装、芯片封装和用于制备嵌入式芯片封装的方法。
【背景技术】
[0002]当前的传感器必须经过大量的测试和校准。不同的压力级别，连同不同的温度可以被施加到供测试的每个压力传感部件。还需要复杂的测量，特别是如果测试还包括移动，诸如在不同角度或在不同加速度情况下测试陀螺仪传感器。如果压力传感器与加速度传感器或陀螺仪传感器(诸如用作轮胎压力传感器的那些)相结合，则可能会需要这些复杂的测量。由于测试条件在个体部件上串行执行，因此目前的测试是大量且昂贵的。目前的测试标准仅允许并行测试非常少的部件。供测试的芯片的电接触也呈现了复杂的挑战。

【发明内容】

[0003]各个实施提供了嵌入式芯片封装，嵌入式芯片封装包括:多个芯片；嵌入多个芯片的包装材料；电连接至多个芯片的至少一个电再分配层；以及连接至至少一个电再分配层的共用端子，其中该共用端子提供用于以下操作中的至少一个的接口:在多个芯片与共用端子之间发送和接收共用电信号。
【专利附图】

【附图说明】
[0004]在附图中，在全部不同视图中相似的附图符号一般指代相同的部分。附图不必按照比例，而是通常将重点放在图示本发明的原理。在下面的说明书中，参照下面的附图来描述本发明的各个实施例，在其中:
[0005]图1示出根据各个实施例的用于制备嵌入式芯片封装的方法；
[0006]图2A至21在各视图中示出根据各个实施例的实施用于制备嵌入式芯片封装的方法的图示；
[0007]图3示出根据各个实施例的嵌入式芯片封装；
[0008]图4A至4C示出根据各个实施例的用于制备嵌入式芯片封装的方法；
[0009]图5A至示出根据各个实施例的用于在嵌入式芯片封装上实施测试的测试布置和方法。
[0010]图6示出根据各个实施例的芯片封装。
具体实施例
[0011]下面的详细描述参考了附图，附图以图示的方式示出了在其中可以实践本发明的特定细节和实施例。
[0012]在此使用了词语“示范性”来表示“用作示例、例子或说明”等。在此描述为“示范性”的任何实施例或设计不一定解释为比其它实施例或设计优选或有优势。[0013]词语“在...之上”在此用于描述在侧面或表面之上形成特征(例如层)，并且可以用于表示该特征(例如层)可以形成为“直接在”该暗示的侧面或表面上，例如与该暗示的侧面或表面直接接触。该词语“在...之上”在此还可以用于描述在侧面或表面之上形成特征(例如层)，并且可以用于表示该特征(例如层)可以形成为“间接地在”该暗示的侧面或表面上，其中在该暗示的侧面或表面与该所形成的层之间布置一个或多个附加层。
[0014]各个实施例提供了对传感器的有效且不昂贵的测试。实施例包括压力传感器或压力传感器模块，其可以在不同压力和温度下被校准和/或测试。该压力传感器或压力模块可以使用不同的嵌入技术(诸如嵌入式晶圆级球栅阵列(eWLB)技术或BLADE技术)构造或装配。在实施例中，在将该嵌入式芯片封装个体化成分离的芯片封装或模块之前，可以测试基本规则的布置中的多个电部件或包括多个电部件或芯片的整体嵌入式芯片封装。该嵌入式芯片封装可以是圆形的(例如在eWLB的情况中)，或者可以是矩形的(例如在BLADE技术的情况中)。测试条件(例如不同的压力和/或温度和/或加速度和/或倾斜角度)的应用可以同时被施加到嵌入式芯片封装中的多个电部件，例如施加到嵌入式芯片封装中的所有电部件的子集或嵌入式芯片封装中的所有电部件。
[0015]根据各个实施例，通过同时接触嵌入式芯片封装中的所有或至少多个部件，可以有效执行多个部件的电接触和/或测量。这可以通过管脚选择板、或者使用多路复用器、或者在该嵌入式芯片封装中的确定的接触位置处对该多个部件进行布线来实施。然后触点仅需要被接触一次并且然后可以被连接到测试装置。此外，测试接线的制造可以集成到后端处理中。换句话说，该测试接线可以与可能属于最终芯片封装的其它电互联的制造同时地制造。
[0016]根据各个实施例，在个体芯片相互个体化和/或分离之前，可以在该嵌入式芯片封装中提供电布线。另外，作为结果，测试条件(诸如压力级别)可以同时被施加到嵌入式芯片封装中的全部多个芯片的子集或者所有芯片。一个或多个另外的部件也可以放置在该嵌入式芯片封装中用于测试。这些另外的部件可以包括逻辑芯片和/或传感器芯片(诸如温度传感器芯片)。根据各个实施例，可以通过在切槽区域中形成导电轨迹来实施电布线，该切槽区域可以在个体化期间例如通过切割或锯切而至少部分地被移除。在一些实施例中，电连接至或形成测试电路的至少部分的逻辑电路还可以被设置或容纳在该嵌入式芯片封装中。在测试设备中的逻辑电路(其也可以形成在该嵌入式芯片封装内)可以允许通过个体部件切换以及它们的个体测量。
[0017]因此各个实施例提供了用于高效测试的精致的且低成本的测试嵌入式芯片封装和芯片布置。
[0018]图1示出根据各个实施例的用于制备嵌入式芯片封装的方法100。方法100可以包括:
[0019]将多个芯片嵌入在包装材料中(在110中)；
[0020]在该包装材料之上形成至少一个电再分配层，该至少一个电再分配层电连接至该多个芯片(在120中)；并且
[0021]形成共用端子并将该共用端子连接至该至少一个电再分配层，其中该共用端子提供用于以下操作中的至少一个的接口:在多个芯片与共用端子之间发送和接收共用电信号(在130中)。[0022]图2A至21在各视图中示出根据各个实施例的实施用于制备嵌入式芯片封装的方法100的图示。
[0023]该方法可以包括将芯片202 (例如可以共同被称为多个芯片2021至202η)嵌入到包装材料中以形成嵌入式芯片封装。该嵌入式芯片封装可以形成智能工件或测试板，其包括该多个芯片2021至202η。
[0024]每个芯片202 (称为芯片202)可以包括半导体管芯。每个芯片202可以包括至少一个压力传感器。换句话说，每个芯片202可以是压力传感器芯片。每个芯片202可以包括感测部分216，感测部分216可包含感测输入端216Α(未示出)和传感器电路216Β(未示出)。感测输入端216Α可以接收压力的外部刺激(诸如压力的变化)并对之作出反应。例如，感测输入端216Α可以包括薄膜，薄膜可以配置为由于施加到感测输入端216Α的压力的变化而展示电属性中的变化(诸如电阻中的变化)。感测电路216Β可以包括与感测输入端216Α电连接的电路，电路可以配置为将响应于所施加的刺激(例如压力)的感测输入端216Α的属性中的变化转换为输出信号237 (未示出)，输出信号237可以与所施加的刺激成比例。根据实施例，感测电路216Β可以包括惠斯通(Wheatstone)电桥电路。根据其它实施例,感测电路216B可以包括电容感测电路、电磁感测电路以及压电感测电路中的至少一个。换句话说，输出信号237可以包括电压信号、电容信号、电磁信号和压电信号中的至少一个。
[0025]多个芯片2021至202η中的每个芯片202可以包括各自的芯片前侧面206、芯片后侧面208、芯片侧壁212以及形成在芯片前侧面206之上的一个或多个接触焊盘214。每个芯片202可以包括形成在芯片前侧面206之上的感测部分216。每个芯片202可以包括半导体管芯，或者包括半导体晶片的至少部分。每个芯片202可以已经经受前端处理(例如制程前端(FEOL)过程和制程后端(BEOL)过程)以形成感测部分216，例如芯片202的感测输入端216Α和感测电路216Β。每个芯片202可以形成半导体晶片的至少部分，该半导体晶片包括掺杂硅和非掺杂硅、锗、砷化镓(GaAs)、磷化铟(InP)和碳化硅(SiC)中的至少一个。每个芯片216的感测部分216可以电连接至每个芯片202上的一个或多个接触焊盘214。例如，每个芯片216的感测电路216Β可以电连接至每个芯片202上的一个或多个接触焊盘214。接触焊盘214可以被配置成执行以下操作中的至少一个:向和/或从感测部分216发送和/或接收电信号。例如，接触焊盘214Α和214Β可以是用于将激励电压(例如，共用电压，诸如分别为地电压和VDD)提供到感测电路216Β的输入端子。在各个实施例中，每个芯片202可以包括在一个封装中的多个芯片(多个芯片封装)。在各个实施例中，在一个封装中的多个芯片中的第一芯片可以包括传感器芯片部分并且在相同封装中的多个芯片中的第二芯片可以包括逻辑电路，例如连接至在该相同封装中的另一芯片的传感器芯片部分。在各个实施例中，该芯片202可以包括其它芯片，诸如例如收发器芯片(例如HF收发器芯片)、放大器芯片、滤波器芯片(例如表面声波滤波器芯片和/或体声波滤波器芯片)。
[0026]可以使用各种过程将多个芯片2021至202η嵌入在包装材料中。可以理解的是，该多个芯片2021至202η可以指代一个或多个芯片，例如两个、三个、四个或更多，或者甚至数十、数百或甚至数千个芯片，即η可以是任意整数。多个芯片中的每个芯片可以具有从大约10 μ m到大约775 μ m范围内的芯片厚度。[0027]在实施例中，如图2A的横截面视图210中所示，使用eWLB方法，可以将多个芯片2021至202η放置或布置在临时载体204之上。多个芯片2021至202η可以布置在临时载体204之上，其中每个它们的前侧面206面向并直接布置在临时载体204上。
[0028]随后，如图2Β的视图220中所示，可以将包装材料218形成在多个芯片2021至202η之上，其中包装材料218可以覆盖多个芯片2021至202η的芯片背侧面208和芯片侧壁212。包装材料218因此可以至少部分地包围多个芯片2021至202η。包装材料218可以包括电绝缘材料，诸如基于有机的材料。多个芯片2021至202η可以经由包装材料218共同地相互连接。
[0029]如图2C的视图230中所示，可以将临时载体204移除而留下还可以称为重整晶片的嵌入式芯片封装222。嵌入式芯片封装222可以包括嵌入在包装材料218中的多个芯片2021至202η。嵌入式芯片封装222可以是任意形状的。根据一些实施例，嵌入式芯片封装222可以是圆形或矩形的形状，即面板尺寸的。形成在每个芯片前侧面206之上的接触焊盘214可以基本上没有包装材料218。形成在每个芯片前侧面206之上的感测部分216也可以基本上没有包装材料218。接触焊盘214可以电连接至感测部分216。
[0030]图2D示出了嵌入式芯片封装222的顶视图240，该嵌入式芯片封装222包括嵌入在包装材料218中的多个芯片2021至202η。多个芯片2021至202η可以例如规则地布置成行(R)和/或列(C)，例如十字线。包装材料218可以形成在多个芯片2021至202η之间。未被多个芯片2021至202η占据的嵌入式芯片封装222的部分(例如在芯片之间的嵌入式芯片封装222的部分)，和/或嵌入式芯片封装222的边缘区域，可以称为切槽区219。在芯片的个体化和切割之后，切槽区可以被去除。
[0031]如图2Ε和2F的横截面视图250和260中所示，可以在切槽区219中实施在该嵌入式芯片封装222内形成作为测试接线的电再分配层224，228。还可以与该电再分配层的形成一起实施将成为最终芯片封装的部分的电互连(未示出)的形成。可以通过下列至少之一来实施电再分配层224,228和电互连:电镀、派射和蒸发。
[0032]至少一个电再分配层224可以电连接至多个芯片2021至202η的子集202sl。可以理解的是，多个芯片2021至202η的子集可以指代在嵌入式芯片封装222中的多个芯片2021至202η的总数η的分数(小于I)。子集还可以指代在嵌入式芯片封装222中的多个芯片2021至202η的总数η的全部。在多个芯片2021至202η之间的区域中，即在切槽区219中，电再分配层224可以形成在包装材料218之上，例如在封装前侧面227之上或在封装背侧面229之上。在多个芯片2021至202η之间的区域中，共用端子226可以形成在包装材料218之上，例如在封装前侧面227之上或在封装被侧面229之上。共用端子226还可以形成并且连接(例如电连接)至电再分配层224。共用端子226可以提供用于以下操作中的至少一个的接口:例如经由电再分配层224在多个芯片与共用端子226之间发送和接收共用电信号234。电再分配层224可以电连接至一个或多个接触焊盘214中的每个的相应的第一接触焊盘214Α。在测试期间，共用端子226可以连接至测试电路，或形成测试电路的至少部分，共用端子226可以提供电压输入(例如地电压)至子集202sl内的芯片202的每个相应的第一接触焊盘214A。
[0033]至少一个另外的电再分配层228可以电连接至多个芯片2021至202η的子集202sl。这可以是电再分配层224可以电连接至的多个芯片多个芯片2021至202η的相同子集202sl。另外的电再分配层228可以电连接至多个芯片2021至202η的每个的相应的第二接触焊盘214Β。另外的电再分配层228可以形成在包装材料218之上。与电再分配层224类似，在多个芯片2021至202η之间的区域中，另外的电再分配层228可以形成在包装材料218之上，例如在封装前侧面227之上或在封装背侧面229之上。而且，在多个芯片2021至202η之间的区域中，另外的共用端子232可以形成在包装材料218之上，例如在封装前侧面227之上或在封装背侧面229之上。另外的共用端子232可以形成并且连接(例如电连接)至另外的电再分配层228，其中另外的共用端子232可以提供用于以下操作中的至少一个的接口:在另外的电再分配层228与另外的共用端子232之间发送和接收另外的共用电信号236。在测试期间，另外的共用端子232可以连接至测试电路，或形成测试电路的至少部分，共用端子232可以提供电压输入(例如VDD电压)至子集202sl内的芯片202的每个相应的第二接触焊盘214B。
[0034]换句话说，电再分配层224和另外的电再分配层228两者都可以电连接至嵌入式芯片封装222中的多个芯片2021至202η的子集202sl。
[0035]图2F的顶视图260示出另一实施例，其中电再分配层224和另外的电再分配层228可以电连接至多个芯片2021至202η的总数量的子集202sl。如从图2G和2H可以理解的，多个芯片2021至202η的布置可以根据由电再分配层224和另外的电再分配层228所提供的期望的电布线而改变。多个芯片2021至202η可以布置为规则图案，例如十字线。一个或多个管芯/十字线可以包括用于测试目的的特定芯片。在这些布置中，可将电测试触点布置为远离芯片传感器中的敏感部件，因此，可以避免由机械测试管脚对任何传感器的影响。
[0036]为了简单起见，图2Ε和2F仅示出了每个芯片一个电再分配层224连接至每个共用端子226。类似地，仅示出了每个芯片一个另外的电再分配层228连接至每个另外的共用端子232。然而可以理解，各个实施例可以不被这些图示所限制，并且将多个电再分配层224连接至共用端子226可以是可能的，并且类似地，将每个芯片的多个另外的电再分配层228电连接至另外的共用端子232可以是可能的。还可以理解的是，为了简单起见，经由电再分配层224和另外的电再分配层228的测试布线仅示出为用于来自多个芯片2021至202η中的芯片的一个子集。嵌入式芯片封装222事实上可以包括多于一个可被类似布线的芯片子集。
[0037]图2G和2Η分别示出了根据各个实施例的电再分配层224和另外的电再分配层228在嵌入式芯片封装222中可以如何形成的横截面视图270和280。在一个实施例中，如视图270中所示，电绝缘材料231可以选择性地形成在封装前侧面227之上。电绝缘材料231可以形成在芯片前侧面206和接触焊盘214之上。可以实施光刻和刻蚀以刻蚀穿过电绝缘材料231的被选择部分以暴露接触焊盘214，例如通过选择性移除部分包装材料218而在接触焊盘214的第一部分之上形成孔洞。然后，电再分配层224和另外的电再分配层228可以形成在接触焊盘214的第一部分之上的孔洞中。例如，电再分配层224可以形成在第一接触焊盘214Α的第一部分之上并且另外的电再分配层228可以形成在第二接触焊盘214Β的第一部分之上。电再分配层224和另外的电再分配层228的至少部分还可以形成在包装材料218之上。
[0038]可以理解的是，电再分配层224和另外的电再分配层228可以被配置为提供用于连接至测试电路的电布线，并且可以在测试之后从最终芯片封装分离。电互连264，266(图21中所示)还可以在电再分配层224和另外的电再分配层228的形成期间被同时地形成和/或使用类似的制造过程形成。电互连264，266可以为传感器提供电布线，并且可以保留作为最终芯片封装的一部分。
[0039]如图21的横截面视图290所示，电互连264可以形成在第一接触焊盘214A的第二部分之上并且另外的电互连266可以形成在第二接触焊盘214B的第二部分之上。电互连264和另外的电互连266的至少部分还可以形成在包装材料218之上。另外的电绝缘材料233可以形成在电互连264、另外的电互连266以及电再分配层224及另外的电再分配层228之上。例如，另外的电绝缘材料233可以沉积在封装前侧面227之上，电绝缘材料233覆盖并至少部分地包围电互连264、另外的电互连266以及电再分配层224及另外的电再分配层228。随后，焊料结构268，272可以接合至电互连264和另外的电互连266。为了使实现这点，覆盖电互连264和另外的电互连266的另外的电绝缘材料233的部分可以被移除以分别地暴露电互连264和另外的电互连266的至少一部分。在同时过程中，覆盖电再分配层224和另外的电再分配层228的另外的电绝缘材料233的部分可以被移除以分别地暴露电再分配层224和另外的电再分配层228的至少一部分。
[0040]焊接结构268，272(例如焊球或焊点)可以形成在电互连264和另外的电互连266的暴露的相应部分中。换句话说，第一焊接结构268可以形成为与电互连264电连接，而第二焊接结构272可以形成为与另外的电互连266电连接。共用端子226和另外的共用端子232可以形成在电再分配层224和另外的电再分配层228的暴露的相应部分中。例如，共用端子226和另外的共用端子232可以形成在包装材料218之上，例如在穿过另外的电绝缘材料233所形成的孔洞内。因此，共用端子226可以形成为与电再分配层224电连接。此夕卜，另外的共用端子232可以形成为与另外的电再分配层228电连接。
[0041]电再分配层224、另外的电再分配层228、共用端子226和另外的共用端子232可以形成在嵌入式芯片封装222的封装前侧面227之上。焊接结构268，272也可以形成封装前侧面227之上。电再分配层224、另外的电再分配层228、共用端子226和另外的共用端子232的每个均可以包括铜、镍、铁、银、金和钯中的至少一种的至少一种金属或合金。电再分配层224、另外的电再分配层228、共用端子226和另外的共用端子232可以通过以下中的至少一种沉积:电镀、溅射和蒸发。电互连264，266的每个均可以包括铜、镍、铁、银、金和钯中的至少一种的至少一种金属或合金。电互连264，266可以通过以下中的至少一种沉积:电镀、溅射和蒸发。以上提到的层和互连可以具有从大约3 μ m至大约50 μ m范围内的厚度。
[0042]在另一实施例中，如视图280中所示，接触焊盘214可以从封装前侧面227路由至封装后侧面229。电再分配层224可以包括第一贯穿封装通孔254，其可以使第一接触焊盘214A从封装前侧面227电改向至封装后侧面229并且至共用端子226。另外的电再分配层228可以包括第二贯穿封装通孔255，其可以使第二接触焊盘214B从封装前侧面227电改向至封装后侧面229并且至另外的共用端子232。电再分配层224、另外的电再分配层228、共用端子226和另外的共用端子232的至少部分可以形成在嵌入式芯片封装222的封装背侧面229之上。在电再分配层224和另外的电再分配层228形成期间，电互连264，266也可以同时形成并且可以可选地也从封装前侧面227路由至封装背侧面229。换句话说，焊接结构268，272可以形成在封装背侧面229上。可选地，电互连264，266可以可选地不从封装前侧面227路由至封装后侧面229。换句话说，焊接结构268，272可以形成在封装前侧面227 上。
[0043]随后可以实施多个芯片2021至202η的测试。在测试期间，一系列不同的压力可以施加到经受测试的芯片可以是可能的。一系列不同压力中的每个压力可以在各种温度下被施加也可以是可能的。可以将共用电信号234和另外的共用电信号234同时施加到经受测试的芯片和/或各种器件。例如，可以将共用电信号234和另外的共用电信号234分别施加到共用端子226和另外的共用端子232，其中共用端子226和另外的共用端子232可以是针对施加到感测电路216Β的激励电压的输入端子。每个芯片202可以包括至少一个第三接触焊盘214C(未示出)，其可以是用于发送和/或接收输出信号237的指定输出接触焊盘。至少一个共用输出端子262(未示出)可以配置为在至少一个输出电再分配层与共用输出端子262之间接收共用输出信号237。可以理解的是，至少一个第三接触焊盘214C可以使用与以上已经描述的那些相类似的过程来电连接到共用输出端子262。例如，输出电再分配层可以在与电再分配层224、另外的电再分配层228 —样的共用过程中形成。类似地，共用输出端子262可以与共用端子226和另外的共用端子232 —起在共用过程中形成。可以从具有测试管脚的前侧面206自端子226和/或另外的共用端子232发送和/或接收该测试信号。
[0044]作为示例，可以经由共用端子226将共用电信号234同时提供到多个芯片2021至202η的子集(例如202sl)或全部。共用电信号234可以提供到芯片子集中每个芯片的相应的第一接触焊盘214Α。共用电信号234可以是地电压。同时，可以经由另外的共用端子232将另外的共用电信号236提供到多个芯片2021至202η的子集(例如子集202sl)或全部。另外的共用电信号236可以提供到芯片子集中每个芯片的相应的第二接触焊盘214B。另外的共用电信号236可以是电压VDD。电再分配层224和另外的电再分配层228可以将每个芯片的接触焊盘214A，214BA分别地电连接至共用端子226和另外的共用端子232。此夕卜，电再分配层224和另外的电再分配层228可以配置为同时提供共用电信号234和另外的共用电信号236。因此，芯片子集将被同时测试，也就是说不需将每个芯片串行地连接和/或重新连接到测试电路。换句话说，共用端子226和另外的共用端子232可以接触芯片子集的每个相应的第一接触焊盘和每个相应的第二接触焊盘214B仅一次。另外，通过将电压施加到共用端子226和另外的共用端子232仅一次，可以对芯片子集施加批量测试。可以在嵌入式芯片封装222上分批比地实施测试。例如，嵌入式芯片封装222可以包括多个芯片子集，该多个芯片子集可以各自如前所述的那样被批量测试。
[0045]可以将压力Pl施加到芯片子集的(一个或多个)感测输入端216A。由于该施加的压力Pl可以产生输出信号237，其中输出信号237可以与施加到(一个或多个)感测输入端216A的压力Pl成比例。输出信号可以从感测电路216B发送到第三接触焊盘214C、到至少一个输出电再分配层以及到共用输出端子262。该测试过程可以针对一系列压力(例如P1、P2、P3)和/或一系列温度(例如T1、T2、T3)重复。当该芯片子集已被测试时，该过程可以针对嵌入式芯片封装222中的另一芯片子集重复。
[0046]在测试之后，可以实施使多个芯片2021至202η中的每个相互个体化。如图21的顶视图290中所示，多个芯片2021至202η中的每个可以通过穿过切割线267分离而相互个体化。例如，通过切割穿过电再分配层224和/或另外的电再分配层228。例如通过切割穿过电再分配层224和/或另外的电再分配层228和/或包装材料218和/或电绝缘材料231和/或另外的电绝缘材料233，多个芯片2021至202η中的每个可以相互被分离开或切割开。多个芯片2021至202η的每个芯片202可以与共用端子226和电再分配层224的至少部分相分离。此外，多个芯片2021至202η的每个芯片202可以与另外的共用端子232和另外的电再分配层228的至少部分相分离。可以理解的是，因此每个芯片封装610可以与电再分配层224和/或共用端子226和/或另外的电再分配层228和/或另外的共用端子232的至少部分相分离。
[0047]图6示出了根据实施例的芯片封装610。芯片封装610可以在穿过切割线267切
割之后获得。
[0048]芯片封装610可以包括芯片202。芯片202可以包括感测部分216和电连接至感测部分216的一个或多个接触焊盘214。芯片封装610可以包括与至少一个接触焊盘214Α电接触的电再分配层224。电再分配层224可以从至少一个接触焊盘214Α延伸至芯片封装610的侧壁678，其中电再分配层224的部分可以在芯片封装610的侧壁678处被暴露。
[0049]芯片封装610可以进一步包括至少部分地包围芯片202和电再分配层224的电绝缘材料231，233。在芯片封装610的侧壁678处被暴露的电再分配层224的部分可以没有电绝缘材料231，233。换句话说，电再分配层224的暴露部分可以不被覆盖。芯片封装可以进一步包括与接触焊盘214Α电接触的电互连264。电互连264可以至少部分地被电绝缘材料231，233包围，其中电互连264的至少部分可以连接至焊接结构268，焊接结构268可以形成在电绝缘材料231，233之上。
[0050]可以理解的是，尽管每个芯片封装610仅示出了一个芯片202，例如一个压力芯片，但是每个芯片封装610可以包括包含多于一个芯片(即多于一个电部件)以及至少一个压力传感器芯片202的系统可以是可能的。
[0051]图3示出了根据各个其它实施例的嵌入式芯片封装322。嵌入式芯片封装322可以包括已经关于嵌入式芯片封装222描述的特征中的一个或多个或所有。然而，在一个实施例中，嵌入式芯片封装322可以包括至少一个另外的芯片342，该另外的芯片342可以包括校准电路、测试电路和多路复用电路中的至少一个。另外的芯片342可以仅为了测试目而被包括并且可以通过单颗化过程而被移除。根据实施例，另外的芯片342可以包括逻辑电路，逻辑电路可以形成多路复用器的至少部分或连接至多路复用器，其中该多路复用器可以配置为向和/或从被选择的芯片或芯片子集选择性地发送和/或接收共用信号234、另外的共用信号236和/或输出信号237中的至少一个。另外的芯片342可以包括可以简单地是测试的特定逻辑功能，例如可以实现扫描通过各种器件和/或温度测量的逻辑功能。该另外的芯片可以是也被包装材料所覆盖的个体芯片。作为选择方案或另外，该另外的芯片可以与多个芯片(说明性地，此芯片包括“功能性”芯片和作为主测试芯片的、经由共用再分配层控制被包装材料全部覆盖的芯片的测试的测试功能)中的一个芯片一起实施(在相同的基体、衬底或晶片上)。
[0052]在一个实施例中，共用端子226、另外的共用端子232和共用输出端子262 (未示出)可以如图3Α的视图310中所示的那样形成另外的芯片342的至少部分。另外的芯片342可以至少部分地设置在包装材料218中并电连接至多个芯片2021至202η。另外的芯片342还可以电连接至共用端子226和/或另外的共用端子232。另外的芯片342可以配置为执行以下操作中的至少一个:经由共用端子226发送和接收共用电信号234 (例如地电压)。此外，另外的芯片342可以配置为执行以下操作中的至少一个:经由另外的共用端子232发送和接收另外的共用电信号236(例如电压VDD)。另外的芯片342可以配置为执行以下操作中的至少一个:经由共用输出端子262发送和接收共用输出信号237。
[0053]在测试之后，如上所述，多个芯片2021至202η中的每个可以通过穿过电再分配层224和/或另外的电再分配层228分离而相互个体化。例如，多个芯片2021至202η中的每个可以与电再分配层224的至少部分、另外的电再分配层228的至少部分、共用端子226、另外的共用端子232和另外的芯片342分离。可以穿过切割线467执行切割。可以理解的是，与多个芯片2021至202η相分离的部分然后可以被丢弃，因为它们不形成最终芯片封装的部分。
[0054]可以使用不同方法以将嵌入式芯片封装制备为用于批量测试传感器的智能测试板。图4Α至4C示出了根据另一实施例的用于制备嵌入式芯片封装422的方法400。嵌入式芯片封装422可以包括BLADE封装。在实施例中，如图4A的横截面视图410中所示，方法400可以包括将多个芯片2021至202η (例如半导体管芯)嵌入包装材料218中。如视图410中所示，可以将多个芯片2021至202η放置或布置在载体438之上，其中芯片背侧面208可以被直接布置在载体438上并面对载体438。多个芯片2021至202η的背侧面208可以粘附至载体438。依赖于电器件的类型和从多个芯片2021至202η所要求的性能，背侧面208可以电连接至载体438或与载体438电绝缘。如果从芯片背侧面要求导电接触208 (例如与功率器件，诸如在前侧面206与背侧面208之间具有电流流动的电子器件)，那么载体438可以包括或是导电材料。例如，载体438可以包括铜、镍、铁、银、金和钯中的至少一种的金属或合金。
[0055]随后，如图4Β的视图420中所示，包装材料218可以形成在多个芯片2021至202η之上，其中包装材料218可以覆盖多个芯片2021至202η的芯片前侧面206和芯片侧壁212。包装材料218可以覆盖在芯片前侧面206上形成的一个或多个接触焊盘214，然而感测部分216可以被暴露；换句话说，感测部分216可以基本上没有包装材料218。因此包装材料218可以至少部分地包围多个芯片2021至202η。如由嵌入式芯片封装322所示的，多个芯片2021至202η通常可以经由包装材料218和载体438相互连接。包装材料218可以包括电绝缘层压材料。
[0056]嵌入式芯片封装422可以包括嵌入在包装材料218中并形成在载体438之上的多个芯片2021至202η。嵌入式芯片封装422可以是任意形状的。根据一些实施例，嵌入式芯片封装422在形状上可以是圆形的或矩形的。可以实施穿过包装材料218的选择性部分的刻蚀以暴露形成在芯片前侧面206的每个之上的接触焊盘214，例如通过选择性移除包装材料218的部分而在接触焊盘214之上形成孔洞。随后，电再分配层424和另外的电再分配层428可以形成在该贯穿孔洞内和在包装材料218之上。电再分配层424和另外的电再分配层428可以分别类似于电再分配层224和另外的电再分配层228。
[0057]如图4C的视图430中所示，电再分配层424可以形成在包装材料218之上，其中电再分配层424可以电连接至多个芯片2021至202η。电再分配层424可以电连接至多个芯片2021至202η中的组(例如至多个芯片2021至202η的子集)，或者至多个芯片2021至202η的整个组。此外，共用端子226可以形成并连接至电再分配层424。共用端子226可以提供用于以下操作中的至少一个的接口:在多个芯片与共用端子226之间例如经由电再分配层424发送和接收共用电信号234。
[0058]在多个芯片之间的区域中在包装材料218之上可以形成至少一个电再分配层424。电再分配层424可以电连接至一个或多个接触焊盘214的每个的相应的第一接触焊盘214Α。在多个芯片2021至202η之间的区域中在包装材料218之上(例如在嵌入式芯片封装422的前侧面227之上)可以形成共用端子226。至少一个另外的电再分配层428可以形成在包装材料218之上。另外的电再分配层428可以电连接到多个芯片2021至202η，例如在嵌入式芯片封装422的前侧面227之上。另外的电再分配层428可以电连接到多个芯片2021至202η的每个的相应的第二接触焊盘214Β。此外，另外的共用端子232可以形成在包装材料218之上。另外的共用端子232可以连接到另外的电再分配层428，其中另外的共用端子232可以提供用于以下操作中的至少一个的接口:在另外的电再分配层428与另外的共用端子232之间发送和接收另外的共用电信号236。
[0059]在测试之后，如根据图21描述的，可以实施使多个芯片2021至202η的每个相互个体化。多个芯片2021至202η中的每个可以通过分离穿过电再分配层424和/或另外的电再分配层428而相互个体化。例如，多个芯片2021至202η中的每个可以通过切割穿过电再分配层424和域另外的电再分配层428、包装材料218和载体438而相互分离开或切割开。多个芯片2021至202η可以从共用端子226和电再分配层424的至少部分分离。多个芯片2021至202η可以从另外的共用端子232和另外的电再分配层428的至少部分分离。
[0060]图5Α和5Β示出了根据各个实施例的测试布置和用于在多个芯片2021至202η上实施测试的方法。
[0061]在图5的视图510中，作为示例，测试被示出为在嵌入式芯片封装322上执行。共用端子226、另外的共用端子232和输出端子262可以形成在芯片背侧面208上，其可以在压力腔室之外。然而，可以理解，类似的测试可以适用于在任何嵌入式芯片封装222，322，422上执行。
[0062]嵌入式芯片封装222，322，422可以用作多个芯片2021至202η可以布置于其中的智能测试接口和/或测试板。固定装置544可以包括一个或多个密封部分546和一个或多个进口 548，并且可以用于同时施加压力至多个芯片2021至202η。在实施例中，该测试布置还可以包括具有测试管脚558的测试固定装置544。
[0063]如图5Β中所示，固定装置544可以放置在嵌入式芯片封装222和/或322和/或422之上，例如在嵌入式芯片封装的前侧面227之上。通过至少一个密封部分546 (例如软密封件)，每个感测部分216可以被相互分离。可以布置固定装置544使得腔室552可以被密封部分546和固定装置544封闭，其中密封部分546可以将每个感测部分216与至少一个其它的相邻感测部分216分离。每个腔室552可以包括进口 548，其中压力可以施加到可以密封在腔室552中的感测部分216。例如，在测试期间，在不同压力Pl，Ρ2，Ρ3下的空气可以经由进口 548施加到感测部分216。固定装置544可以布置在多个芯片2021至202η之上，使得压力可以同时施加至多个芯片2021至202η的多个感测部分216。
[0064]根据图5Β的实施例，可以布置密封部分546使得每个腔室522可以将单个芯片202与相邻芯片202分离。如图5C的视图530中所示，可以可能的是，在封装前侧面227之上布置密封部分546使得每个腔室622可以将多个芯片2021至202η (例如两个芯片202、三个芯片202或更多)与相邻多个芯片分离。换句话说，密封部分546可以布置在器件的阵列(例如十字线)之间。腔室622可以包括一个进口 548，进口 548可以向被密封在腔室552内的多个感测部分216提供压力。密封部分546可以布置或设置在芯片202或芯片202的阵列之间的区域中。例如,在芯片202的行和/或列之间。如图的视图540中所示，可以可能的是，在上面布置密封部分546使得每个腔室622可以将多个芯片2021至202η (例如两个芯片202、三个芯片202或更多)与相邻多个芯片分离。可以将密封部分546布置在临时载体574或载体438之上。可以甚至可能的是，布置密封部分546使得每个腔室552可以在单个腔室内例如通过在边沿区域(例如该嵌入式芯片封装的周围)上密封压力接口来密封在该嵌入式芯片封装中的所有芯片。腔室552可以包括一个或多个进口 548，进口 548可以向腔室552内的该嵌入式芯片封装中的所有芯片提供压力。
[0065]各个实施例提供嵌入式芯片封装，嵌入式芯片封装包括:多个芯片；嵌入了该多个芯片的包装材料；电连接至该多个芯片的至少一个电再分配层；以及连接至该至少一个电再分配层的共用端子，其中该共用端子提供用于以下操作中的至少一个的接口:在多个芯片与该共用端子之间(例如，经由至少一个电再分配层)发送和接收共用电信号。
[0066]根据实施例，该包装材料至少部分地包围该多个芯片。
[0067]根据实施例，该多个芯片经由该包装材料相互共同连接。
[0068]根据实施例，该多个芯片中的每个或一些包括:感测部分；以及电连接至该感测部分的一个或多个接触焊盘。
[0069]根据实施例，该包装材料覆盖该多个芯片中的每个的一个或多个侧面；并且其中该多个芯片中的每个的感测部分基本没有该包装材料。
[0070]根据实施例，该至少一个电再分配层电连接至一个或多个接触焊盘中的每个的相应的第一接触焊盘。
[0071]根据实施例，在多个芯片之间的区域中在该包装材料之上形成该至少一个电再分配层。
[0072]根据实施例，在多个芯片之间的区域中在该包装材料之上形成该共用端子。
[0073]根据实施例，该共用端子至少部分地形成在该包装材料中。
[0074]根据实施例，该嵌入式芯片封装进一步包括:至少一个另外的电再分配层；以及连接至该至少一个另外的电再分配层的另外的共用端子，其中该另外的共用端子提供用于以下操作中的至少一个的另外的接口:在该至少一个另外的电再分配层与该共用端子之间发送和接收另外的共用电信号；其中该至少一个另外的电再分配层电连接至多个芯片中的每个的相应的第二接触焊盘。
[0075]根据实施例，该嵌入式芯片封装进一步包括至少一个另外的芯片，该另外的芯片至少部分地设置在包装材料中，其中该至少一个另外的芯片电连接至该多个芯片。
[0076]根据实施例，该至少一个另外的芯片配置为执行以下操作中的至少一个:经由共用端子发送和接收共用电信号。
[0077]根据实施例，该嵌入式芯片封装进一步包括至少一个另外的芯片，该另外的芯片至少部分地设置在包装材料中，其中该至少一个另外的芯片电连接至该共用端子和该另外的共用端子中的至少一个。[0078]根据实施例，该至少一个另外的芯片配置为执行以下操作中的至少一个:经由该共用端子发送和接收该共用电信号，并且配置为执行以下操作中的至少一个:经由该另外的共用端子发送和接收该另外的共用电信号。
[0079]根据实施例，该至少一个另外的芯片包括校准电路、测试电路和多路复用电路中的至少一个。
[0080]根据实施例，多个芯片中的每个感测部分均包括压力传感器的至少部分。
[0081]各个实施例提供了用于制备嵌入式芯片封装的方法，该方法包括:将多个芯片嵌入包装材料中；在该包装材料之上形成至少一个电再分配层，该至少一个电再分配层电连接至多个芯片；以及形成共用端子并将该共用端子连接至该至少一个电再分配层，其中该共用端子提供用于以下操作中的至少一个的接口:在该多个芯片与该共用端子之间(例如经由至少一个电再分配层)发送和接收共用电信号。
[0082]根据实施例，将该多个芯片嵌入包装材料中包括在多个芯片中的每个的一个或多个侧面上形成包装材料，其中该多个芯片中的每个的感测部分基本没有该包装材料。
[0083]根据实施例，该多个芯片中的每个芯片包括一个或多个接触焊盘；并且该方法进一步包括将该至少一个电再分配层电连接至一个或多个接触焊盘中的每个的相应的第一接触焊盘。
[0084]根据实施例，在该包装材料之上形成至少一个电再分配层包括在多个芯片之间的区域中形成该至少一个电再分配层。
[0085]根据实施例，该方法进一步包括在多个芯片之间的区域中在包装材料之上形成该共用端子。
[0086]根据实施例，该方法进一步包括:在该包装材料之上形成至少一个另外的电再分配层，该至少一个另外电再分配层电连接至该多个芯片；并且形成另外的共用端子并将该另外的共用端子连接到该至少一个另外的电再分配层，其中该另外的共用端子提供用于以下操作中的至少一个的接口:在该至少一个另外的电再分配层与该另外的共用端子之间发送和接收另外的共用电信号。
[0087]根据实施例，该方法进一步包括将至少一个另外的芯片至少部分地设置在包装材料中，其中该至少一个另外的芯片配置为执行以下操作中的至少一个:经由该共用端子发送和接收共用电信号。
[0088]根据实施例，该方法进一步包括将至少一个另外的芯片至少部分地设置在包装材料中，其中该至少一个另外的芯片配置为执行以下操作中的至少一个:经由该共用端子发送和接收共用电信号，并且配置为执行以下操作中的至少一个:经由另外的共用端子发送和接收另外的共用电信号。
[0089]根据实施例，该方法进一步包括通过分离穿过该至少一个电再分配层而将多个芯片相互个体化。
[0090]根据实施例，该方法进一步包括将该多个芯片与共用端子和至少一个电再分配层的至少部分分离。
[0091]各个实施例提供了芯片封装，该芯片封装包括:芯片，包括感测部分和电连接至该感测部分的一个或多个接触焊盘；以及电再分配层，电接触该至少一个接触焊盘，其中该电再分配层从该至少一个接触焊盘延伸至该芯片封装的侧壁，其中该电再分配层的部分在该芯片封装的该侧壁处被暴露。
[0092]根据实施例，该芯片封装进一步包括至少部分地包围该芯片和该电再分配层的电绝缘材料，其中在芯片封装电再分配层的侧壁处被暴露的电再分配层的部分没有电绝缘材料。
[0093]根据实施例，该芯片封装进一步包括电接触该至少一个接触焊盘并被该电绝缘材料至少部分地包围的电互连，其中该电互连的至少部分连接至在该电绝缘材料之上形成的焊接结构。
[0094]虽然已经参考特定的实施例具体地示出和描述了本发明，但是本领域技术人员应当理解，在不脱离由所附的权利要求所限定的本发明的精神和范围的情况下在本文中可以作出形式和细节上的各种改变。本发明的范围因此由所附的权利要求指示并且因此意图包含落入权利要求的等同物的含义和范围内的所有变化。
【权利要求】
1.一种嵌入式芯片封装，包括: 多个芯片； 嵌入了该多个芯片的包装材料； 电连接至该多个芯片的至少一个电再分配层；以及 连接至该至少一个电再分配层的共用端子，其中该共用端子提供用于以下操作中的至少一个的接口:在该多个芯片与该共用端子之间发送和接收共用电信号。
2.根据权利要求1所述的嵌入式芯片封装，其中该包装材料至少部分地包围该多个芯片。
3.根据权利要求1所述的嵌入式芯片封装，其中该多个芯片经由该包装材料相互共同连接。
4.根据权利要求1所述的嵌入式芯片封装，其中该多个芯片中的至少某个包括 感测部分；以及 电连接至该感测部分的一个或多个接触焊盘。
5.根据权利要求4所述的嵌入式芯片封装， 其中该包装材料覆盖该多个芯片中的每个的一个或多个侧面；并且 其中该多个芯片中的每个的感测部分基本没有该包装材料。
6.根据 权利要求4所述的嵌入式芯片封装， 其中该至少一个电再分配层电连接至一个或多个接触焊盘中的每个的相应的第一接触焊盘。
7.根据权利要求1所述的嵌入式芯片封装， 其中在多个芯片之间的区域中在该包装材料之上形成该至少一个电再分配层。
8.根据权利要求1所述的嵌入式芯片封装， 其中在多个芯片之间的区域中在该包装材料之上形成该共用端子。
9.根据权利要求1所述的嵌入式芯片封装， 其中该共用端子至少部分地形成在该包装材料中。
10.根据权利要求6所述的嵌入式芯片封装，进一步包括 至少一个另外的电再分配层；以及 连接至该至少一个另外的电再分配层的另外的共用端子，其中该另外的共用端子提供用于以下操作中的至少一个的另外的接口:在该至少一个另外的电再分配层与该共用端子之间发送和接收另外的共用电信号； 其中该至少一个另外的电再分配层电连接至多个芯片中的每个的相应的第二接触焊盘。
11.根据权利要求1所述的嵌入式芯片封装，进一步包括 至少部分地设置在包装材料中的至少一个另外的芯片，其中该至少一个另外的芯片电连接至该多个芯片。
12.根据权利要求11所述的嵌入式芯片封装， 其中该至少一个另外的芯片配置为执行以下操作中的至少一个:经由共用端子发送和接收该共用电信号。
13.根据权利要求10所述的嵌入式芯片封装，进一步包括至少部分地设置在包装材料中的至少一个另外的芯片，其中该至少一个另外的芯片电连接至该共用端子和该另外的共用端子中的至少一个。
14.根据权利要求10所述的嵌入式芯片封装， 其中该至少一个另外的芯片配置为执行以下操作中的至少一个:经由该共用端子发送和接收该共用电信号，并且配置为执行以下操作中的至少一个:经由该另外的共用端子发送和接收该另外的共用电信号。
15.根据权利要求14所述的嵌入式芯片封装， 其中该至少一个另外的芯片包括校准电路、测试电路和多路复用电路中的至少一个。
16.根据权利要求4所述的嵌入式芯片封装， 其中多个芯片中的每个感测部分包括压力传感器的至少部分。
17.一种用于制备嵌入式芯片封装的方法，该方法包括: 将多个芯片嵌入包装材料中； 在该包装材料之上形成至少一个电再分配层，该至少一个电再分配层电连接至该多个-H-* I I心片； 形成共用端子并将该共用端子连接至该至少一个电再分配层，其中该共用端子提供用于以下操作中的至少一个的·接口:在该多个芯片与该共用端子之间发送和接收共用电信号。
18.根据权利要求17所述的方法， 其中将该多个芯片嵌入包装材料中包括在多个芯片中的每个的一个或多个侧面之上形成包装材料，其中该多个芯片中的每个的感测部分基本没有该包装材料。
19.根据权利要求17所述的方法， 其中该多个芯片中的每个芯片包括一个或多个接触焊盘；并且 其中该方法进一步包括 将该至少一个电再分配层电连接至一个或多个接触焊盘中的每个的相应的第一接触焊盘。
20.根据权利要求17所述的方法， 其中在该包装材料之上形成至少一个电再分配层包括在多个芯片之间的区域中形成该至少一个电再分配层。
21.根据权利要求20所述的方法，进一步包括 在多个芯片之间的区域中在包装材料之上形成该共用端子。
22.根据权利要求17所述的方法，进一步包括 在该包装材料之上形成至少一个另外的电再分配层，该至少一个另外的电再分配层电连接至该多个芯片；并且 形成另外的共用端子并将该另外的共用端子连接到该至少一个另外的电再分配层，其中该另外的共用端子提供用于以下操作中的至少一个的接口:在该至少一个另外的电再分配层与该另外的共用端子之间发送和接收另外的共用电信号。
23.根据权利要求17所述的方法，进一步包括 将至少一个另外的芯片至少部分地设置在该包装材料中，其中该至少一个另外的芯片配置为执行以下操作中的至少一个:经由该共用端子发送和接收共用电信号。
24.根据权利要求22所述的方法，进一步包括 将至少一个另外的芯片至少部分地设置在包装材料中，其中该至少一个另外的芯片配置为执行以下操作中的至少一个:经由该共用端子发送和接收共用电信号，并且配置为执行以下操作中的至少一个:经由另外的共用端子发送和接收另外的共用电信号。
25.根据权利要求17所述的方法，进一步包括 通过分离穿过该至少一个电再分配层而将多个芯片相互个体化。
26.根据权利要求25所述的方法，进一步包括 将该多个芯片与共用端子和至少一个电再分配层的至少部分分离。
27.一种芯片封装，包括: 芯片，包括感测部分和电连接至该感测部分的一个或多个接触焊盘；以及电再分配层，电接触该至少一个或多个接触焊盘，其中该电再分配层从该至少一个接触焊盘延伸至该芯片封装的侧壁，其中该电再分配层的部分在该芯片封装的该侧壁处被暴露。
28.根据权利要求27所述的芯片封装，进一步包括 至少部分地包围该芯片和该电再分配层的电绝缘材料，并且 其中在芯片封装电再分配层的侧壁处被暴露的电再分配层的部分没有电绝缘材料。
29.根据权利要求27·所述的芯片封装，进一步包括 电接触该至少一个接触焊盘并被该电绝缘材料至少部分地包围的电互连， 其中该电互连的至少部分连接至在该电绝缘材料之上所形成的焊接结构。
【文档编号】B81B7/00GK103848391SQ201310757332
【公开日】2014年6月11日 申请日期:2013年12月5日 优先权日:2012年12月5日
【发明者】W·迪茨, E·菲尔古特, H·托伊斯 申请人:英飞凌科技股份有限公司