一种基于a20的嵌入式系统的pcb设计方法
【专利摘要】一种基于A20的嵌入式系统的PCB设计方法，涉及一种PCB设计方法。本发明是为了解决针对较小尺寸的PCB按照现有的PCB设计方法进行制造时存在的制造成本较高的问题。设计基于A20的嵌入式系统，其主要包括核心控制器A20、DDR3、NAND Flash、时钟芯片和电源模块；在单板整体平面布局上，将DDR3和NAND FLASH分别设计在核心控制器A20的上下两侧或者左右两侧，对其进行优先进行布线；电源模块和时钟芯片分别布局在核心控制器A20左右两侧或者上下两侧，时钟芯片紧贴核心控制器A20设计；基于A20的嵌入式系统的PCB叠层设计为8层，包含5个走线层、2个GND层和1个电源层。本发明适用于PCB的设计领域。
【专利说明】
一种基于A20的嵌入式系统的PCB设计方法
技术领域
[0001 ]本发明涉及一种PCB设计方法。
【背景技术】
[0002]随着电子行业的不断发展，以ARM为控制嵌入式系统越来越多的应用在汽车电子领域，如车载导航，影音娱乐等设备，为了达到更好的用户体验，嵌入式系统的运行速度越来越块，性能及稳定性要求也越来越高，但随之造成其PCB的设计制造成本也越来越高，鉴于汽车电子行业对系统稳定性和成本的严苛要求，在保证性能的前提下，降低高速嵌入式系统PCB的设计制造成本的需求日益凸显。
[0003]高速嵌入式系统的PCB通常为多层板，且系统性能越高，运行速度越快，则系统复杂程度越高，与之对应的PCB层数也就越多，通常为6-16层不等。一般针对较大尺寸的PCB设计，需要高速信号线的DDR3、NAND Flash等元件的布线相对容易设计，但是当PCB尺寸小于70mm X 50mm时，高速信号线的布线设计相对困难很多，而且在较小的尺寸上DDR3、NANDFlash等的相互干扰也比较严重。所以针对较小尺寸的PCB设计的需求日益凸显。
【发明内容】
[0004]本发明是为了解决针对较小尺寸的PCB按照现有的PCB设计方法进行制造时存在的制造成本较高的问题。
[0005]—种基于A20的嵌入式系统的PCB设计方法，具体设计方法如下:
[0006]设计基于A20的嵌入式系统，其主要包括核心控制器A20、DDR3(高速数据缓存)、NAND Flash(海量数据存储)、时钟芯片和电源模块；
[0007]如图1所示，在单板整体平面布局上，由于DDR3和NAND FLASH均有较多的高速信号线，因此将DDR3和NAND FLASH分别设计在核心控制器A20的上下两侧或者左右两侧，对其进行优先进行布线；电源模块和时钟芯片分别布局在核心控制器A20左右两侧或者上下两侧，时钟芯片紧贴核心控制器A20设计；
[0008]基于A20的嵌入式系统的PCB叠层设计为8层，包含5个走线层、2个GND层和I个电源层。
[0009]图3所示为常规的10层PCB叠层图，图2为本发明的8层PCB叠层图，二者均包含5个走线层和I个电源层，因此在布线空间上可以达到一致。但本发明的8层PCB的制造成本更低。
[0010]本发明具有以下效果:
[0011 ]针对较小尺寸的PCB设计，本发明通过合理的PCB布局布线和叠层设计，不但能够保证高速嵌入式系统的稳定性，而且减少了 PCB层数，大大降低了 PCB的设计和制造成本。相比现有的10层PCB叠层设计方法，本发明的8层PCB叠层设计能够在保证在性能相同条件下，将设计制造成本降低35%以上。
【附图说明】
[0012]图1为本发明的PCB布局示意图；
[0013]图2为本发明的PCB叠层图(包含5个走线层)；
[0014]图3为通常PCB板叠层图(包含5个走线层)。
【具体实施方式】
[0015]【具体实施方式】一:
[0016]1、一种基于A20的嵌入式系统的PCB设计方法，其特征在于具体设计方法如下:
[0017]设计基于A20的嵌入式系统，其主要包括核心控制器A20、DDR3(高速数据缓存)、NAND Flash(海量数据存储)、时钟芯片和电源模块；
[0018]如图1所示，在单板整体平面布局上，由于DDR3和NAND FLASH均有较多的高速信号线，因此将DDR3和NAND FLASH分别设计在核心控制器A20的上下两侧或者左右两侧，对其进行优先进行布线；电源模块和时钟芯片分别布局在核心控制器A20左右两侧或者上下两侧，时钟芯片紧贴核心控制器A20设计；
[0019]基于A20的嵌入式系统的PCB叠层设计为8层，包含5个走线层、2个GND层和I个电源层。
[0020]图3所示为常规的10层PCB叠层图，图2为本发明的8层PCB叠层图，二者均包含5个走线层和I个电源层，因此在布线空间上可以达到一致。但本发明的8层PCB的制造成本更低。
[0021]【具体实施方式】二:
[0022]本实施方式所述PCB叠层按以下原则设计:
[0023]PCB叠层方面优先保证高速信号(100MHz以上)线有完整的参考地平面，电源信号尽量通过电源平面处理，保证足够的通流能力，对于低速信号(1MHz以下)或电平信号可采用相邻层布线，以减少PCB层数，降低成本。
[0024]其它步骤及参数与【具体实施方式】一相同。
[0025]【具体实施方式】三:
[0026]本实施方式所述PCB叠层的具体设计方法如下:
[0027]PCB叠层设计为8层，从上到下依次为TOP层、GND层、L3层、L4层、POWER层、L6层、GND层、BOTTOM 层；
[0028]DDR3数据线和地址线速率最高，最大可达IGsps，因此在布局上将DDR3单独作为一块，在平面布局上将DDR3远离NAND Flash、时钟芯片和电源模块设计，即在平面布局上将DDR3与NAND Flash、时钟芯片和电源模块之间的距离最大化设计，就是在空间允许的情况下尽量远，最终目的就是保证二者的信号线间距大于5倍PCB走线宽度；
[0029]优先设计在L3、L6层、TOP层和BOTTOM层进行DDR3布线，设计走线长度尽量短、线间距尽量大;所有数据线、地址线、时钟线分别做等长处理，误差小于±100mil，差分线对之间等长误差小于5mil;
[0030]NAND Flash数据线为板上另一组高速信号线，最大速率可达200Msps，为了避免其与DDR3产生干扰，布局上设计NAND Flash尽量远离DDR3;本发明中将NAND FLASH和DDR3布局在A20核心控制器的两侧，这样既避免了他们之间的相互干扰，同时能够实现NAND FLASH和DDR3在相同层布线设计，节省走线层；所有数据线和地址线分别做等长处理，误差土200mil，差分线对之间等长误差小于5mil;
[0031]时钟芯片靠近核心控制器A20芯片时钟管脚设计，走线尽量短，且不要穿过感性元件底部，尽量远离DDR3、NAND Flash；
[0032]电源模块主要在POWER层以铺电源平面的形式设计，既保证通流，又可以作为信号线的参考平面。
[0033]其它步骤及参数与【具体实施方式】一或二相同。
[0034]【具体实施方式】四:
[0035]本实施方式进行DDR3布线时的线间距大于PCB走线宽度3-5倍。
[0036]其它步骤及参数与【具体实施方式】一至三之一相同。
[0037]【具体实施方式】五:
[0038]本实施方式进行NAND FLASH布线时的线间距大于PCB走线宽度3_5倍。
[0039]其它步骤及参数与【具体实施方式】一至四之一相同。
【主权项】
1.一种基于A20的嵌入式系统的PCB设计方法，其特征在于具体设计方法如下: 设计基于A20的嵌入式系统，其主要包括核心控制器A20、DDR3、NAND Flash、时钟芯片和电源模块； 在单板整体平面布局上，将DDR3和NAND FLASH分别设计在核心控制器A20的上下两侧或者左右两侧，对其进行优先进行布线；电源模块和时钟芯片分别布局在核心控制器A20左右两侧或者上下两侧，时钟芯片紧贴核心控制器A20设计； 基于A20的嵌入式系统的PCB叠层设计为8层，包含5个走线层、2个GND层和I个电源层。2.根据权利要求1所述的一种基于A20的嵌入式系统的PCB设计方法，其特征在于所述PCB叠层按以下原则设计: PCB叠层方面优先保证高速信号线有完整的参考地平面，电源信号通过电源平面处理，保证足够的通流能力，对于低速信号或电平信号采用相邻层布线。3.根据权利要求1或2所述的一种基于A20的嵌入式系统的PCB设计方法，其特征在于所述PCB叠层的具体设计方法如下: PCB叠层设计为8层，从上到下依次为TOP层、GND层、L3层、L4层、POWER层、L6层、GND层、BOTTOM层； 在平面布局上将DDR3远离NAND Flash、时钟芯片和电源模块设计，即在平面布局上将DDR3与NAND Flash、时钟芯片和电源模块之间的距离最大化设计； 优先设计在L3、L6层、TOP层和BOTTOM层进行DDR3布线；所有数据线、地址线、时钟线分别做等长处理，误差小于±100mil，差分线对之间等长误差小于5mil; 将NAND FLASH和DDR3布局在A20核心控制器的两侧，能够实现NAND FLASH和DDR3在相同层布线设计;所有数据线和地址线分别做等长处理，误差±200mil，差分线对之间等长误差小于5mil; 时钟芯片靠近核心控制器A20芯片时钟管脚设计，走线不要穿过感性元件底部； 电源模块主要在POWER层以铺电源平面的形式设计。4.根据权利要求3所述的一种基于A20的嵌入式系统的PCB设计方法，其特征在于进行DDR3布线时的线间距大于PCB走线宽度3-5倍。5.根据权利要求4所述的一种基于A20的嵌入式系统的PCB设计方法，其特征在于进行NAND FLASH布线时的线间距大于PCB走线宽度3_5倍。
【文档编号】G06F17/50GK105868454SQ201610177435
【公开日】2016年8月17日
【申请日】2016年3月24日
【发明人】鄂鸿飞, 吕端秋, 仇骁
【申请人】航天科技控股集团股份有限公司