专利名称：缺陷密度与尺寸分布的提取方法
技术领域：
本发明涉及用于测量和评价关于集成电路制造过程的统计变化的过程与设计的方法，目的是判定这些变化的来源与这些变化对于产品的产量与性能的作用。
背景技术：
根据芯片布局与缺陷尺寸，缺陷(例如，微粒)能够导致电测量的错误(致命缺陷)。这些错误对相关的芯片的故障负有责任。因此，正如Staper，C.H和Rosner，R.J.在关于半导体制造的IEEE学报的1995年第2期第8卷95页至102页的“Integrated Circuit Yield Managementand Yield AnalysisDevelopment and Implementation(集成电路的产量管理与产量分析发展与实现)”中所描述的，缺陷密度与尺寸分布对于产量的提高和控制工序与生产芯片的质量是重要的。
测试装置用于检测错误和识别与定位缺陷。这种双桥测试装置是由Khare等在关于半导体制造的IEEE学报的1994年第3期第7卷354页至368页的“Extraction of Defect Size Distributions in an IC LayerUsing Test Structure Data(使用测试装置数据在IC层中进行缺陷尺寸分布的提取)”提出的，以基于电测量提取尺寸分布。此测试装置设计需要具有不同电阻率的两层导电层。这样，此设计需要至少一层多晶硅与一层金属层。竖琴式(Harp)测试装置是由Hess，C.和Weiland，L.H.在关于半导体制造的IEEE学报的1998年第2期第11卷194页至203页的“Harp Test Structure to Electrically Determine SizeDistributions of Killer Defects(用于电判定致命缺陷的尺寸分布的竖琴式测试装置)”提出的，其可用于任何种类的层，但即使竖琴式测试装置也需要至少两层，其可减缓数据提取过程。
在测试装置内部供给平行线(每条线连接到两个焊盘(pad))以电判定缺陷尺寸分布。如果缺陷出现并导致电测量错误，则两条或更多条测试装置线短路，或者一条或更多条测试装置线断开。涉及的测试装置线的数越多，导致此测试的错误的缺陷越大。
图1示出了这种嵌套蛇形线的原理设计图，其基于由Glang，R.在“关于半导体制造的IEEE学报”的1991年第4期第4卷265页至269页的“Defect Size Distribution in VLSI Chips(VLSI芯片中的缺陷尺寸分布)”提出的装置。图1示出了具有多条嵌套蛇形线102a-102n的装置100，其中n为线102a-102n的数目。每条线102a-102n分别地包括一对焊盘104a-104n与105a-105n。这样，一对线(例如，102a，102b)需要四个焊盘(例如，104a，105a，104b，105b)。
Glang在两个梳形件内使用5条蛇形线，并且根据装置的维数，通过比较检测的缺陷的数，实现一些具有不同维数的装置以判定缺陷尺寸分布。根据涉及的线的数，通过比较检测的缺陷的数，具有大量的嵌套蛇形线使得缺陷尺寸分布的直接提取能够实现。
每个嵌套装置连接到2*N个焊盘框。图2示出了完整地嵌套装置设计图，其在几秒钟内自动地产生。此示范性的嵌套装置200在单层金属层中包括3104条平行线。
在2*N个焊盘框中，焊盘的数很有限。为了使得断路与短路的检测能够进行，每个测试装置线连接到两个焊盘。因此，仅N/2线可实施；其不能充满相对的大的芯片面积，其中所述的芯片面积足够检测随机的缺陷。为此，线被设计成蛇形线以充满整个测试芯片面积。不过，需要允许大量线的改善装置。
发明内容
本发明的一个方面为一种特征载体(characterization vehicle)，包括具有至少一层的基底；以及多对线，其在单层基底的单个表面上，每对线具有其间共享的焊盘。
本发明的另一个方面为设计特征载体的一种方法，包括下列步骤在单层基底的单个表面上排列多对线；以及在每对线的线之间确定各自的共享焊盘的位置。
本发明的另一个方面为识别缺陷的一种方法，包括下列步骤通过在单层基底的单个表面上形成多对线而制造特征载体，每对线具有其间共享的焊盘；以及从特征载体中收集缺陷数据。
本发明的再一个方面为判定缺陷尺寸分布的一种方法，包括下列步骤通过在单层基底的单个表面上形成多对线，收集特征载体的缺陷尺寸分布，每对线具有其间共享的焊盘；以及通过识别一起短路的序列，判定哪一个其间共享焊盘的对具有缺陷。
图1是示范性的单层嵌套装置的图。
图2是示出了用于单层中具有大量的平行线的嵌套装置的示范性设计的图。
图3是示出了在中心共享焊盘的线的示范性放置的图。
图4是示出了根据示范性的置换程序已选择路径的底部线的图。
图5是示出了嵌套装置的进一步的示范性类型的图。
图6是示出了缺陷尺寸分布模型的图。
图7是示出了用于将参数配置到图6的缺陷尺寸分布模型的方法的流程框图。
图8是示出了16线嵌套中用于多个线短路事件的临界面积的图。
图9是示出了用于各种类型的短路电路缺陷的临界面积曲线的图。
图10示出了生产芯片中各种缺陷尺寸分布的产量影响。
图11是示出了在示范性嵌套装置内缺陷尺寸的分布的柱状图。
图12是示出了两条邻线之间导致短路电路的检测的缺陷的照片。
图13是示出了在另一个示范性嵌套装置内缺陷尺寸的分布的柱状图。
图14是示出了在11条线当中导致短路电路的检测的缺陷的照片。
图15是示出了判定其中一侧出现可识别的缺陷的方法流程框图。
具体实施例方式
编号为No.09/942,699已于1999年11月18日提交的美国专利申请在此用于参考，并阐述其全部内容。
需要缺陷检查用于过程控制，并且提高芯片产量。测试装置的电测量通常用于检测错误。为了改善缺陷密度与缺陷尺寸分布的基于电判定的精确度，示范性的嵌套装置具有多条嵌套蛇形线。在一个优选实施例中，多条嵌套蛇形线放置在单层内。在该优选实施例中，此掩模(mask)能够用作短流动以提供短的转换时间用于快速处理数据提取。数据分析程序提供影响生产芯片产量的致命缺陷密度与尺寸分布。对于层的特定的性质，比如薄膜电阻，没有限制，不需要任何半导体设备以分别地分离测试装置线或分离多个错误。嵌套装置检测系统的问题与随机的缺陷以判定精确的缺陷密度与尺寸分布。
为了能够得到最短的制造时间，发明人已开发出了短回路测试装置，该装置能够恰好使用一个掩模步骤(以形成单层金属层)以使有害地影响芯片生产的产量的致命缺陷的密度与尺寸分布的快速提取能够进行。
测试装置设计下列部分描述了嵌套测试装置，附带一些设计指导，该指导能够应用于同时改善图1至图5的任何嵌套装置与其它类型的嵌套装置。
PD嵌套装置设计如图3所示，为了进一步改善嵌套装置，一些焊盘的共享能够被结合。为了更容易看清楚，图3中的嵌套装置的嵌套线由直线表示。应当明白每条线301a-301h与302a-302h表示相应的嵌套蛇形线。如图3所示，两条线可连接到三个焊盘(而不是图1的规则的嵌套装置中的四个)，共享两条线之间的中心焊盘。例如，线301a连接到顶部的焊盘311a与中心焊盘312a，并且线302a连接到底部的焊盘313a与相同的中心焊盘312a。对于包括顶部线301a-301h与底部线302a-302h的相应的每对线，存在相应的顶部的焊盘311a-311h、中心焊盘312a-312h与底部的焊盘313a-313h。因此，对于2*N个焊盘框中的给定的焊盘的数M，在PD嵌套装置中，能够供给2*整数(M/3)条线而不是规则的嵌套装置中的恰好N条线。例如，如图3所示，在PD嵌套中能够供给16条线。作为另一个例子(没有示出)，在2*15个焊盘框中，在PD嵌套中可供给20条线，而不是规则的嵌套装置中的恰好15条线。也就是说，需要少25％的焊盘来钩住相同的线的数，其由于较少的焊盘框步进时间与给定的芯片面积的较好使用，导致较少的测试时间。
如果缺陷导致断路线，则在顶部的焊盘与中心焊盘之间，或者在底部的焊盘与中心焊盘之间都能够被清楚地检测。然而，对于图3的配置，在顶部一侧导致短路电路的一条或多条线301a-301h中的缺陷同样在底部一侧可测量。为了平均地分离这些缺陷，使用置换程序改变在第一(例如，左)侧面与第二(例如，右)侧面上线的相邻关系，所述的置换程序由Hess，C.和Weiland，L.H.在关于半导体制造的IEEE学报的1998年第2期第11卷194页至203页的“电判定致命缺陷的尺寸分布的竖琴式测试装置”中描述，其在此用于参考，并且在相关的部分描述如下。因为仅存在两组线(图3中的顶部与底部，或其它配置中的右与左)，所以仅由置换程序计算两行2D矩阵。
在测试装置内部供给平行线(每条连接到单独的焊盘)以电判定缺陷尺寸分布。如果缺陷出现并导致电测量错误，则两条或更多条测试装置线短路。测试装置线共同短路的越多，缺陷越大。但是，如果多于两条嵌套蛇形线连接，则很难判断恰好是一个大的缺陷还是一些小的缺陷导致多个错误。当且仅当线以邻接的方式放置在测试芯片面积内部的任何位置时，短路电路连接测试装置。因此，不同的邻接的测试装置线供给的越多，可识别的短路电路越多。
置换程序增加了不同的邻接的测试装置线的数而没有增加焊盘的数。在连接到电识别的焊盘的测试装置线之间检测到偶然的短路电路缺陷。为此，需要给每条测试装置线提供单独的焊盘，但每对平行的测试装置线连接到唯一的一组焊盘。为此，相邻的线的全部可能的邻接关系在测试芯片内部被排列不超过一次。
设a[2，j]为线的底部(第二)组线中第j条线的索引。假设线数的第一序列仅为一组正整数(1，2，3，…)，使用的索引值m为偶数( )，并且j指示第二序列内索引的位置，第二序列由下列表达式给出
这样，如图4所示，从上述方程式得到的第二序列为2-4-1-6-3-8-5-7。这样，如果线的顶部序列为1-2-3-4-5-6-7-8，则线的底部序列为2-4-1-6-3-8-5-7。在底部行，第一条线具有索引“2”，指示第一条底部的线与线的顶部序列中第二条线共享(并且电连接到)焊盘。在底部行，第二条线具有索引“4”，指示所述的第二条线与线的顶部序列中第四条线共享焊盘。在底部行，第三条线具有索引“1”，指示所述的第三条线与线的顶部序列中第一条线共享焊盘。在底部行，第四条线到第八条线分别地具有索引“6”、“3”、“8”、“5”与“7”，分别地指示所述的第四条线到第八条线与线的顶部序列中相应的第六、第三、第八、第五和第七条线共享相应的焊盘。
对于任何偶整数m(底部线的数)，通过应用上述的方程式，普通的技术之一能够容易地判定线的第二序列。使用此序列，具有索引的每条底部线具有采用索引a[2，j-1]与/或a[2，j+1]的一条或两条邻线。对应的顶部线a[1，j]，其与线a[2，j]共享焊盘，所述的线a[2，j]具有采用索引a[1，j-1]与/或a[1，j+1]的一条或两条邻线。下列不等式保持用于j的每个值a[2，j-1]≠a[1，j-1]a[2，j-1]≠a[1，j+1]a[2，j+1]≠a[1，j-1]a[2，j+1]≠a[1，j+1]也就是说，对于具有索引j的每对顶部与底部(或第一与第二，或右与左)线，相邻的邻线不相交。邻线索引之间的每个关系最多出现一次。这使得单独地识别线j与其邻线之一之间的短路电路是否影响顶部线a[1，j]或底部线a[2，j]成为可能。
图4示出了用于2*8条线的例子。如图3所示，存在和顶部线401a-401h与底部线402a-402h在一起的顶部焊盘411a-411h、中心焊盘412a-412h与顶部焊盘413a-413h。图4的例子加入与线403a-403d与404a-404d连接的路径轨道420。除了每条线401a-401h与402a-402h以外，还能够看到“置换索引”。在该例子中，底部线402a-402h重新排列，从而每条线具有与其相邻的置换索引，所述的每条线不同于在底部线的序列中它的序数位置(即第一条线402a没有置换索引“1”，第二条线402b没有置换索引“2”等)。并且，置换索引的排列如此，从而底部线402a-402h不与具有最靠近大于或小于置换索引的线相邻。例如，顶部线401c(置换索引“3”)和顶部线401b(置换索引“2”)与顶部线401d(置换索引“4”)相邻，但底部线402e(置换索引“3”)与底部线402d(置换索引“6”)与底部线402f(置换索引“8”)相邻。不同的邻接关系提供容易的缺陷分离，所述缺陷导致在顶部线401a-401h与底部线402a-402h中短路。
如图4所示，为了改变索引的顺序，能够提供路径轨道420。如图4所示的路径轨道420包括在单层掩模上不存在的交叉403a-403d与404a-404d。发明人已判定如果所述交叉分成两组，即如图4所示的全部路径实线403a-403d组与路径虚线404a-404d组，则能够供给完整的路径而没有所述交叉。
图5是特征载体500的图，所述特征载体500包括具有至少一层的基底599；以及多对嵌套蛇形线501-524，其在单层基底的单个表面上，每对嵌套蛇形线具有其间共享的焊盘1M-8M。
图5是图4中线的序列的示范性路径，其中画出了嵌套蛇形线。在图5中，线的底部序列顺序地从“1”到“8”编号，并且线的顶部序列按照序列2-4-1-6-3-8-5-7编号。这样，在图5中，线的顶部序列为第二序列，并且线的底部序列为第一序列。这与图4相反，其中在图4中，线的顶部序列为第一序列，并且线的底部序列为第二序列。
特征载体500包括具有至少一层的基底599，同时第一(顶部)侧面519在线595上面，并且第二(底部)侧面592在线595下面。第一行焊盘501-512在基底599的第一侧面591上。第二行焊盘513-524在基底599的第二侧面592上。多对嵌套蛇形线(551与562，552与564，553与561，554与566，555与563，556与568，557与565，558与567)在基底上。焊盘对被标明1L与1R，2L与2R，…，8L与8R。指示L与R表示“左”与“右”，但这些指示是任意的，并且不需要具体的图案的或特征载体500的定向。只要L与R对应两个不同的侧面，L就能可选择地对应“右”、“底部”或“顶部”，并且R就能对应“左”、“顶部”或“底部”。
每对嵌套蛇形线具有其间共享的焊盘1M-8M(相应的编号513、512、504、522、516、510、506与519)。每对(例如，551与562)嵌套蛇形线501-524包括第一线(例如，551)与第二线(例如，562)，从而第一线(例如，551)在基底599的第一侧面591上超过第一行焊盘501-512延伸，并且第二线(例如，562)在基底599的第二侧面592上超过第二行焊盘513-524延伸。
图5是一种此路径的例子。在图5中，图4的三组焊盘(顶部、中心与底部)排列以配合两行焊盘。一路径序列放置在2*N个焊盘框的一半中(例如，图5中画出的2*N个焊盘的顶部行501-512)，而另一路径序列放置在2*N个焊盘框的另一部分(例如，图5中水平地画出的2*N个焊盘的底部行513-524)。焊盘的顶部行501-512包括标识为1R至8R的“右”焊盘，以及标识为2M、3M、6M与7M的“中间”焊盘。焊盘的底部行513-524包括标识为1L至8L的“左”焊盘，以及标识为1M、4M、5M与8M的“中间”焊盘。注意名称顶部、底部、左与右仅指图中的位置。能够容易地实现配置，其中顶部与底部位置被右边与左边位置取代，或相反。
在图5中，置换索引1R-8R、1M-8M与1L-8L指示相互连接的焊盘。在它们相应的索引中具有相同的数的焊盘连接。没有焊盘直接地放置在相对的其连接的焊盘的位置。例如，焊盘512(置换索引2M)连接到焊盘501(置换索引2R)与焊盘514(置换索引2L)。
如图5所示的用于2*8条线的例子，使用此路径方案产生PD嵌套装置的示范性的实施例。现在，一起短路的线的索引指示缺陷是否能够在PD嵌套装置的上面或下面部分中发现。例如，如果仅连接到具有置换索引2与4的焊盘的线一起短路，则短路电路必须在配置的上半部上，在分别地连接到焊盘501与502的线551与552之间。然而，如果仅连接到具有置换索引2、3与4的焊盘的线全部一起短路，则短路电路必须在配置的下半部上，在线562、563与564当中。
尽管图5的优选实施例包括嵌套蛇形线，普通技术人员也能够通过使用在此描述的技术供给其它的测试装置。例如，梳行件装置、能够测试短路的任何其它测试装置或其中的结合(例如，梳行件与嵌套)可被应用而取代嵌套蛇形线。
也应当明白在单层特征载体599的单个表面上放置线551-558、561-568与焊盘501-524不能防止特征载体具有其它的层。这样，在具有额外的层的特征载体的一表面上能够包括如图5所示的配置(或焊盘与嵌套蛇形线的另一配置)。
设计准则为了设计嵌套蛇形线，存在三个主要设计准则为了防止在嵌套装置内分离多个缺陷的问题，应当限制每一嵌套装置的面积，从而期望在两个嵌套装置内平均地不超过一个缺陷。
为了保持嵌套装置可测量，每条线的电阻值应当限制在由测试设备给定的范围内。
最后，测试时间应当在每个晶片的给定限制的范围内，其给出了在管芯内可实现的焊盘框与嵌套装置的最大的数。
鉴于当今需要的低缺陷密度，对于使用参数测量器的模拟DC测量，测试时间通常为主要的限制。对于由Hess，C.和Weiland，L.H.在会议论文集1995的SPIE的微电子制造的1995年第2637卷125页至136页的“A Digital Tester Based Measurement Methodology for ProcessControl in Multilevel Metallization Systems(在多级金属化系统中用于过程控制的基于测量方法学的数字测试器)”描述的数字测试，线电阻通常为对嵌套装置设计主要的限制。
测试程序通过测量连接到嵌套装置或PD嵌套装置的单条线的两个焊盘之间的电阻，测试断路。给定的M条线的嵌套装置或PD嵌套装置将导致具有M值的向量，每个值代表有缺陷的断路线。向量中值的顺序对应嵌套装置内线的顺序。例如，包含M＝16条线的嵌套装置的向量{0，0，1，1，0，0，0，0，0，1，1，1，0，0，0，0}指示存在两个引起断路的缺陷。一个断开电路由中断线3与4的缺陷引起。第二断开电路由中断线10、11与12的缺陷引起。因为配置的面积相对地小，所以设单个缺陷解释为线3与4的断开，并且另一个缺陷解释为线10、11与12的断开。
通过测量连接到邻线的两个焊盘之间的电阻，测试短路。给定的M条线的嵌套装置导致具有M值的向量，每个值代表短路电路中涉及的线。向量中值的顺序对应嵌套装置内线的顺序。例如，包含M＝16条线的嵌套装置的向量{0，0，0，0，0，1，1，1，0，0，0，0，0，1，1，0}指示存在两个短路电路。一个短路电路由连接线6、7与8的缺陷引起。第二短路电路由连接线14与15的缺陷引起。
在PD嵌套装置中，一PD嵌套装置判定装置的顶部或底部的一侧是否包含缺陷。为此目的，仅考虑两行置换程序，能够应用由Hess，C.和Weiland，L.H.于1998年在“竖琴式(Harp)测试装置...”中描述的算法。一旦已知一侧，就与规则的嵌套装置相同的方式处理。
图15是用于确定单个错误的位置的方法流程框图。图15中要求的功能限定如下 如果短路缺陷出现，则两条或多条线相互连接。因为每对(p，q)线能够清楚地分配到唯一的一侧(例如，顶部或底部，左或右)与在2D置换序列内部的线索引，所以能够在测试装置内部确定缺陷的位置。图15包含对于0≤p＜q≤m确定位置的程序，其中m代表在2D矩阵(m＝PL-1)内部索引值的数。该流程框图使用上述给定的方程式。
如果恰好多于两条线连接，则下列的程序将有助于解决这些多重连接错误。
1)全部可能的线索引对(p，q)从短路电路的连接的焊盘组中提取。
2)使用图15的流程框图判定定位索引(i，j)用于每对(p，q)线。
3)然后，通过连结这些对(p，q)1与(p，q)2判定线的一侧，所述这些对具有公共焊盘索引，并且它们的定位索引满足(3)如果不存在进一步的连结，则每一侧包含线，其满足(i1＝i2且|j1-j2|＝1)或(i1-i2＝1且(j1＝0且j2＝m))或(i1-i2＝1且(j1＝0且j2＝m))最后，选择一组包含全部连接焊盘的索引的侧面。为了得到有效的解决方案，每组内的每个侧面具有至少一个公共焊盘索引，随附所述组内至少一个其它的侧面。包含侧面的最小可能的数的组还指示缺陷的最小的数，该缺陷已导致测量的多个错误。
基于测试程序与缺陷检测方法，如图11所示，能够产生用于断路电路的柱状图，以及如图13所示，能够产生用于短路电路的柱状图。
用于缺陷尺寸建模的数据分析程序已简要地说明了嵌套装置的测试程序，现在将描述提取这种缺陷的尺寸分布的算法，所述缺陷已导致在嵌套装置内电测量错误。
如图6所示，下列描述的方程式提取缺陷尺寸分布(DSD)函数的D0与p参数。产量由下式给出Yeventi=exp(-∫x0∞CAevent,1(x)DSD1(x)dx),----(1)]]>其中CA为临界面积，并且DSD(x)由下式给出DSD(x)=D0kxp]]>方程式(1)与(2)为(基于统计地)随机缺陷建模方程式。在从电测试数据判定DSD(x)以后，方程式(1)提供预测的产量结果。按照缺陷尺寸的范围的临界面积被限定并从布局图中提取。在许多深入的亚微米技术中，此模型已看到用于精确地建模随机缺陷。能够将辅助的条件加入到模型以解释不同的缺陷分布，比如群集与系统的平版印刷技术缺陷。
图7是示出了用于DSD配置的整个算法的流程框图。方程式的关键的输入为·嵌套中每个故障事件的可能性
·每个故障事件(还称为“微事件”)的临界面积在步骤702处，选择用于D0与p的初始值。系数k、p配合电的数据(如下所述)与/或蒙特卡罗(monte carlo)模拟，其中算法用于从测量的短路与断路的各种连结中解决尺寸分布。然后，当判定右边系数用于DSD分布函数时，方程式(1)的预测的产量将与特征载体的观测的产量Y一致。
在步骤704处，计算短路的预期计数用于每次测量。缺陷尺寸分布由方程式(2)给出。
在步骤706处，计算目标函数，其中Si为短路的预期计数。
在步骤710处，执行收敛检查。无论D0与p的当前值是否提供可接收的接近Si的Si的预期值，obj函数都提供标准化测量。
在步骤712处，如果算法没有收敛，则选择新的D0与p值。使用预定的算法，能够计算这些新的D0与p值，或者使用人工判定，能够手工的选择这些新的D0与p值。然后重复步骤704-712，直到得到收敛。
由于算法基于临界面积的概念，因此该算法以相同的方式同时处理额外材料缺陷(“短路”)与丢失材料缺陷(“断路”)。
这些输入数据描述如下。
微事件出现可能性提取。
在嵌套测试装置中，存在两类微事件
i线短路i线断路“i线短路”是一类事件，其中i线在测试数据的给定样本中一起短路。对于简单的嵌套，存在15个“i线短路”事件(2条邻线短路，3条邻线短路，等等直到16条邻线短路)。“i线断路”是一类事件，其中断路测试导致i条邻线。在简单的嵌套中，16个这种事件是可能的(1条线断开直到16条线断开)。
通过计算邻线中电测试失败的频率，从测试数据中计算微事件的可能性。
微事件临界面积提取图8是示出了临界面积如何随缺陷半径变化的图。注意实际的曲线由于蛇行信号失真损失了1/16的整个面积。根据已知的算法，提取微事件临界面积。用于16线嵌套的2到15条线短路的临界面积在图8中示出。
给出的数据分析程序与试验结果的精确度为了判定因数p，建立各种蒙特卡罗(Monte Carlo)模拟用于不同组的缺陷。每个试验，产生平均500个缺陷，并且随机地放置在具有不同维数的嵌套装置。基于短路线的数，方程式(1)与(2)用于判定缺陷尺寸分布。然后，这种基于缺陷尺寸分布的嵌套与基于在嵌套装置上的缺陷的实际试验结果的缺陷尺寸分布比较。在图10中能够看到用于比例为1/x2.25缺陷分布的一个例子。在图10中能够看到用于比例为1/x3缺陷分布的另一个例子。
除了最小的尺寸间隔以外，得到最好的配置用于p＝2，而不管选择的缺陷尺寸分布与选择用于嵌套装置的维数。因为不是小于线宽加上两倍嵌套装置的线间隙的全部缺陷实际地导致电测量短路电路，所以对于最小的尺寸间隔，在嵌套装置内观测到的缺陷数比实际中存在的缺陷数更小。为了评价这种错误是否对产量预测具有显著的影响，研究了影响生产芯片的产量。为此，在图9中能够看到判定累积的临界面积用于一些特定的生产芯片。此图中不同的曲线表示不同的累积的临界面积用于2线短路、3线短路、4线短路、5线短路与6线短路。仅2线短路与3线短路在感兴趣的小尺寸区域具有一定的临界面积。如图6所示，对于不同的缺陷尺寸分布，产量影响与缺陷尺寸分布乘以临界面积的积分成比例。应当看到对于最小的缺陷尺寸间隔的产量影响小于5％。因此，如果达到产量预测，则甚至在此区域可接受相对大的错误。
许多嵌套装置在世界各地不同的装配车间制造以控制缺陷在深的亚微米后端环境中出现。参照上文，Glang，R.在“关于半导体制造的IEEE学报”的VLSI芯片中缺陷尺寸分布概括了用于提取缺陷尺寸分布的嵌套装置的示例组。使用不同维数的嵌套装置使得系统与随机缺陷的分离成为可能。如果缺陷出现并导致错误，则测试装置线相互连接，或者测试装置线中断。因为已经知道测试装置线作为邻接给出，所以能够判定缺陷的数与尺寸。基于短路线的数，上述算法能够应用于判定如图11与13所示的缺陷尺寸分布。图12与14能够看到两个检测到的缺陷的标准电子组件(SEM)图。系统相同的原理能够应用于断路，但观测的缺陷密度太小以至不能实际地产生显著的缺陷尺寸柱状图。
表1
尽管本发明已按照示范性的实施例描述，本发明也不限于该处。相反，随附的权利要求应该广泛的解释，以包括其它变化与实施例，对于本领域的普通技术人员，可对本发明进行改变而不脱离本发明的等价物的范围与区域。
权利要求
1.一种特征载体，包括具有至少一层的基底；以及多对线，其在单层基底的单个表面上，每对线具有其间共享的焊盘。
2.如权利要求1所述的特征载体，其中所述线为嵌套蛇形线。
3.如权利要求2所述的特征载体，其中嵌套蛇形线不与任何其它的嵌套蛇形线之一交叉。
4.如权利要求2所述的特征载体，其中在每对内的嵌套蛇形线相互不相邻。
5.如权利要求2所述的特征载体，其中，每对线包括各自的第一线与各自的第二线；第一线排列在第一序列中；以及第二线排列在不同于第一序列的第二序列中。
6.如权利要求5所述的特征载体，其中，每条第一线在第一序列内具有各自的位置；每条第二线在第二序列内具有各自的位置；以及在每对线内，在第二序列内的第二线的位置不同于在第一序列内的对应第一线的位置。
7.如权利要求5所述的特征载体，其中，每对中第一线与一条或多条邻接的第一线相邻；每对中第二线与一条或多条邻接的第二线相邻；以及对应于每各自对中第二线的一条或多条邻接的第二线属于与对应于该对中第一线的一条或多条邻接的线不同的线对。
8.如权利要求5所述的特征载体，其中，对于每个位置，第一序列中具有该位置的第一线属于与第二序列中具有该位置的第二线不同的线对。
9.如权利要求2所述的特征载体，其中，表面具有第一与第二侧面；每对嵌套蛇形线包括第一线与第二线，从而第一线延伸超过表面的第一侧面上的焊盘；第二线延伸超过表面的第二侧面上的焊盘；以及嵌套蛇形线不与任何其它的嵌套蛇形线之一交叉。
10.一种设计特征载体的方法，包括下列步骤在单层基底的单个表面上排列多对线；以及在每对线的线之间确定各自的共享焊盘的位置。
11.如权利要求10所述的方法，其中所述线为嵌套蛇形线。
12.如权利要求11所述的方法，其中嵌套蛇形线不与任何其它的嵌套蛇形线之一交叉。
13.如权利要求11所述的方法，其中在每对内的嵌套蛇形线相互不相邻。
14.如权利要求11所述的方法，其中，每对线包括各自的第一线与各自的第二线；第一线排列在第一序列中；以及第二线排列在不同于第一序列的第二序列中。
15.如权利要求14所述的方法，其中，每条第一线在第一序列内具有各自的位置；每条第二线在第二序列内具有各自的位置；以及在每对线内，在第二序列内的第二线的位置不同于在第一序列内的对应第一线的位置。
16.如权利要求14所述的方法，其中，每对中第一线与一条或多条邻接的第一线相邻；每对中第二线与一条或多条邻接的第二线相邻；以及对应于每各自对中第二线的一条或多条邻接的第二线属于与对应于该对中第一线的一条或多条邻接的线不同的线对。
17.一种识别缺陷的方法，包括下列步骤通过在单层基底的单个表面上形成多对线而制造特征载体，每对线具有其间共享的焊盘；以及从特征载体中收集缺陷数据。
18.如权利要求17所述的方法，其中所述线为嵌套蛇形线。
19.如权利要求18所述的方法，还包括通过识别一起短路的序列蛇形线，判定哪一个其间共享焊盘的蛇形线对具有缺陷。
20.一种判定缺陷尺寸分布的方法，包括下列步骤(a)通过在单层基底的单个表面上形成多对线，收集特征载体的缺陷尺寸分布，每对线具有其间共享的焊盘；以及(b)通过识别一起短路的序列，判定哪一个其间共享焊盘的对具有缺陷。
21.如权利要求20所述的方法，其中所述线为嵌套蛇形线。
22.如权利要求21所述的方法，其中步骤(a)包括形成一些检测的缺陷对缺陷尺寸的柱状图。
23.如权利要求21所述的方法，其中步骤(a)包括形成一些检测的缺陷对比缺陷尺寸的柱状图。
24.如权利要求23所述的方法，还包括使用缺陷密度函数以形成产量模型。
全文摘要
一种特征载体，包括具有至少一层的基底(300)；以及多对嵌套蛇形线，其在单层基底的单个表面上(301a...301h，302a...302h)，每对嵌套蛇形线具有其间共享的焊盘(312a...312h)。
文档编号G01R31/28GK1496526SQ02806431
公开日2004年5月12日 申请日期2002年3月12日 优先权日2001年3月12日
发明者克里斯托弗·赫斯, 大卫·斯塔绍尔, 布林·E·斯泰恩, 拉尔格·H·魏兰德, 理查德·布尔克, 丹尼斯·J·契普利奇卡斯, H 魏兰德, J 契普利奇卡斯, 布尔克, E 斯泰恩, 克里斯托弗 赫斯, 斯塔绍尔 申请人:Pdf技术公司