专利名称：一种实现占空比实时监测的方法和电路的制作方法
技术领域：
本发明涉及占空比监测电路，特别涉及用于监测集成电路芯片内部时钟信号占 空比值的占空比实时监测的方法和电路。
背景技术：
占空比是指数字信号如时钟信号在一个完整信号循环或周期期间表现出"高" 状态的时间百分比。
在某些应用中对时钟的占空比有一定的要求，因此要在这些特定应用中使时钟 信号的占空比达到要求，重要的是首先能够测量该信号的占空比。但是目前，在集 成电路中测量高速时钟信号的占空比出现了很多问题。例如，如果一个外部占空比 测量电路连接到集成电路芯片的时钟管脚，那么测量电路中的逻辑会导致原始始终 信号的占空比变差，也就是测量电路的外部逻辑改变了原始时钟信号的占空比，因 而使得占空比的测量变得不精确。
发明内容
本发明提供了一种实现占空比实时监测的方法和电路，其作用用于实时检测并 实时反映内部时钟占空比的具体数值。 本发明的技术方案如下
一种实现占空比实时监测的方法，其特征在于通过2组电流源来检测周期为
T的被检测时钟CLK，所述2组电流源的一组电流值为I的m倍不可调电流源，另 一组电流值为I的整数倍的可调电流源，2组电流源分别连接有大小匹配的电容；通 过在2组电流源中连接的一个电容上对CLK的高状态进行积分，得到积分电压值U (H)，然后通过在2组电流源中连接的另一个电容对CLK的低状态进行积分，得 到积分电压值U (L);然后对该积分电压值U (H)和U (L)进行比较得出比较 结果，通过比较结果对可调电流源进行调节之后再次在CLK的高电平和低电平状态 下对2个电容分别积分，并重复比较和调节的操作直至CLK的高状态和低状态的积分电压值相等；最后当输入时钟的高状态和低状态的积分电压值相等时，得到可调 电流源的电流值n' W,通过n'对预设的占空比值表进行查表可得到当前时钟的占空比值。 所述2组电流源在初始化条件下产生的初始电流相等m*I=n*I。 所述积分电压值通过公式(1) 、 (2) 、 (3)得出 U (H) =mI*Th/C (1) U (L) =nI*Ti/C (2) m = n (3) 其中，Th为输入时钟为高状态的时间，Ti为输入时钟为低状态的时间，U (H) 为入时钟的高状态的积分电压，U (L)为输入时钟的低状态的积分电压，ml为不可 调电流源产生的电流值；nl为可调电流源产生的电流值。 所述比较结果为 若U (H) >U (L)，则n'-n+l;若U (H) <U (L)，则11'=11-1;若U (H) =U (L)，则n'保持不变，n'=n。所述积分电压值U (H)和U (L)比较后，2个电容被放电到地。 所述积分电压值被调节到相等时，所得的积分电压值分别为 U (H) '=mI*Th/C (4) U (L) '=n'I*Ti/C (5) U (H) '=U (L) ' (6) n'=n±An (7) 所述周期为T的被检测时钟CLK的高电平时间由(4) ~ (7)式可得；(8)柳j所述占空比值，由(8)式可得;<formula>formula see original document page 7</formula>所述预设的占空比值表，根据公式(9)得到。一种实现占空比实时监测的电路，其特征在于屯路结构包括依次连接的A、 B、 C、 D四个模块；A模块是对周期为T的被检测时钟CLK的处理，产生B、 C、 D模块所需要的 时钟控制信号ckh_p/ckh—n、 rset一h/rset一l、 ckl_p/ckl—n、 div2的时钟控制逻辑模块；B模块在A模块产生的时钟控制信号ckhjVckh—n、 rset_h/rset_l、 ckl_p/ckl—n的 控制下，在一个比较周期内(该比较周期T'大于等于2个被检测时钟CLK的周 期)，分别将CLK的一个高电平和一个低电平的时间转化为2个电压值 char一h/char—1，并将该2个电压值保持一段时间之后，在下一个比较周期到来之前放 电到地；B模块由电流值为I的m倍不可调电流源I、电流值为I的整数倍可调电流源 II、控制开关K1 K6、电容C1、电容C2、电阻R1、电阻R2组成，其中不可调电流 源I的电流值为mI;可调电流源II的电流为n+An (n-m)倍I;电容C1、电容C2 为大小与电流源匹配的电容；电阻R1、电阻R2为大小与电流源匹配的接地电阻；不可调电流源I通过由A模块产生的时钟控制信号ckh_p控制的开关Kl与电容 Cl串联的支路接地；不可调电流源I通过A模块产生的时钟控制信号ckh一n控制的 开关K2与电阻R1串联的支路接地；A模块产生的时钟控制信号ckhjj控制的开关 Kl与电容C1串联的支路同A模块产生的时钟控制信号dd^n控制的开关K2与电 阻Rl串联的支路为并联关系；A模块产生的时钟控制信号rset_h控制的开关K3与 电容Cl并联接地，输出char—h为电容Cl与A模块产生的时钟控制信号rset—h控制 的开关K3并联未接地端；可调电流源II通过由A模块产生的时钟控制信号ckl_p控制的开关K4与电容 C2串联的支路接地；可调电流源II通过A模块产生的时钟控制信号ckl一n控制的开 关K5与电阻Rl串联的支路接地；A模块产生的时钟控制信号ckl_p控制的开关K4 与电容C2串联的支路同A模块产生的时钟控制信号ckl—n控制的开关K5与电阻R2 串联的支路为并联关系；A模块产生的时钟控制信号rsetj控制的开关K6与电容 C2并联接地，输出char」为电容C2与rset—1控制的开关K6并联未接地端；C模块在A模块产生的时钟控制信号div2的控制下完成对对B模块的输出电压值char—h/char_l的比较，得到比较结果latch—o;D模块在A模块产生的时钟控制信号div2的控制下对C模块输出latch—o进行 处理，产生相应的N+l位控制信号cont
来控制B模块的可调电流源II的电 流，直到mPTh/C气n士An)PTi/C时，将n'(n'-n士An)值存入寄存器，从寄存器中读出 当前的n'值，通过利用n'对预设的占空比值表(预设的占空比值是预先存放在D模 块中的)进行查表可得到周期为T的被检测时钟CLK的当前时钟的占空比。所述时钟控制信号div2是为C模块提供比较锁存所需的时钟，同时为D模块提 供时钟；所述时钟控制信号ckhj)/ckh—n是在一个比较周期内(该比较周期T'大于等于 2个被检测时钟CLK的周期)，仅对检测输入时钟CLK的一个高电平有效；所述时钟控制信号rset—h是在所述ckh_p/ckh—n为有效状态之前的高有效的放电 信号，且所述rset—h的高状态应至少小于一个被检测时钟CLK的周期；所述时钟控制信号ckLp/ckLn是在一个比较周期内(该比较周期T'大于等于2 个被检测时钟CLK的周期)，仅对检测输入时钟CLK的一个低电平有效；所述rset一l是在ckl_p/ckl—n为有效状态之前的高有效的放电信号，且rsetj的高 状态应至少小于一个被检测时钟CLK的周期。所述char一l^char一l时，C模块输出值latch一o为高或为低的状态是随机的，因此 D模块需要通过多个时钟周期X的判别后才能产生一次相应的N+l位控制信号 cont
，所述X至少大于2个比较周期T'。因此在X个比较周期T'内对latch_o的值进行累加，累加值为Y;若累加的结果等于Y-O，那么就可以判定char—h<char—1，即B模块中可调电流 源II的电流小，应该增大B模块中电流源II的电流，因此N+l位控制信号cont[O: N]在原来的基础上加1;若累加的结果等于X，那么就可以判定charj^char—1，即B模块中可调电流源 II的电流大，应该减小B模块中电流源II电流，因此N+l位控制信号cont
在 原来的基础上减l;若累加的结果小于N大于0，那么就可以判定char_h=char_l，即B模块中可调 电流源II的电流刚好满足使mI*TVC= (n±An) I*TVC成立，因此N+l位控制信号9cont
不变化；当N+l位控制信号cont
从加累加1或累减1的状态到N+l位控制信号 cont
不发生变化的状态，表明该时刻B模块中电容C1/C2上的电压已经调整 到了相等的状态，即U (H) '=U (L)';由寄存器中读出当前n'值，利用n'对预设 的占空比值表进行査表可得到当前时钟的占空比值。本发明的有益效果如下通过该占空比实时监测的方法，可以在不需要外部仪器或外部附加电路的情况 下，实时的了解时钟集成电路芯片内部时钟占空比，检测很方便；可以在集成电路芯片内完成的实时监测集成电路芯片内部时钟的占空比并能实时的读出该状态下的占空比值，并实时反映内部时钟占空比的具体数值。
图1为本发明的电路结构示意2为本发明实施例的工作流程3为本发明的一个实施例的A模块产生的控制逻辑时序图 图4为本发明的一个实施例的具体工作时序图具体实施方式
实施例l一种实现占空比实时监测的方法，通过2组电流源来检测周期为T的被检测时 钟CLK，所述2组电流源的一组电流值为I的m倍不可调电流源，另一组电流值为 I的整数倍的可调电流源，2组电流源分别连接有大小匹配的电容；通过在2组电流 源中连接的一个电容上对CLK的高状态进行积分，得到积分电压值U (H)，然后 通过在2组电流源中连接的另一个电容对CLK的低状态进行积分，得到积分电压值 U (L);然后对该积分电压值U (H)和U (L)进行比较得出比较结果，通过比较 结果对可调电流源进行调节之后再次在CLK的高电平和低电平状态下对2个电容分 别积分，并重复比较和调节的操作直至CLK的高状态和低状态的积分电压值相等； 最后当输入时钟的高状态和低状态的积分电压值相等时，得到可调电流源的电流值n 'W,通过n'对预设的占空比值表进行查表可得到当前时钟的占空比值。所述2组电流源在初始化条件下产生的初始电流相等m*I=n*I。所述积分电压值通过公式(1) 、(2) 、(3)得出U (H) =mI*Th/C (1) U (L) =nI*Ti/C (2) m = n (3) 其中，Th为输入时钟为高状态的时间，"L为输入时钟为低状态的时间，U (H) 为入时钟的高状态的积分电压，U (L)为输入时钟的低状态的积分电压，ml为不可 调电流源产生的电流值；nl为可调电流源产生的电流值。 所述比较结果为若U (H) >U (L)，则11'=11+1;若U (H) <U (L)，则n'-n-l;若U (H) =U (L)，则n'保持不变，n'=n。所述积分电压值U (H)和U (L)比较后，2个电容被放电到地。 所述积分电压值被调节到相等时，所得的积分电压值分别为 U (H) '=mI*Th/C (4) U (L) '=n'I*Ti/C (5) U (H) ，=U (L) ' (6) n'=n±An (7) 所述周期为T的被检测时钟CLK的高电平时间由(4) ~ (7)式可得；土 An. j*Ti (8)=i—i*T，所述占空比值，由(8)式可得；ThTh+Tl(9)所述预设的占空比值表，根据公式(9)得到。一种实现占空比实时监测的电路，电路结构包括依次连接的A、 B、 C、 D四个 模块A模块是对周期为T的被检测时钟CLK的处理，产生B、 C、 D模块所需要的 时钟控制信号ckh_p/ckh—n、 rset—h/rset_l、 ckl_p/ckl—n、 div2的时钟控制逻辑模块；B模块在A模块产生的时钟控制信号ckhj)/ckh—n、 rset—h/rset—1、 ckl_p/ckl—n的 控制下，在一个比较周期内(该比较周期T'大于等于2个被检测时钟CLK的周 期)，分别将CLK的一个高电平和一个低电平的时间转化为2个电压值 charji/charj，并将该2个电压值保持一段时间之后，在下一个比较周期到来之前放 电到地；B模块由电流值为I的m倍不可调电流源I、电流值为I的整数倍可调电流源 II、控制开关K1 K6、电容C1、电容C2、电阻R1、电阻R2组成，其中不可调电流 源I的电流值为mI;可调电流源II的电流为n+An (n=m)倍I;电容C1、电容C2 为大小与电流源匹配的电容；电阻R1、电阻R2为大小与电流源匹配的接地电阻；不可调电流源I通过由A模块产生的时钟控制信号ckh_p控制的开关Kl与电容 Cl串联的支路接地；不可调电流源I通过A模块产生的时钟控制信号ckh—n控制的 开关K2与电阻R1串联的支路接地；A模块产生的时钟控制信号ckhj)控制的开关 K1与电容C1串联的支路同A模块产生的时钟控制信号ckh—n控制的开关K2与电 阻R1串联的支路为并联关系；A模块产生的时钟控制信号rsetJi控制的开关K3与 电容Cl并联接地，输出char—h为电容Cl与A模块产生的时钟控制信号rset—h控制 的开关K3并联未接地端；可调电流源II通过由A模块产生的时钟控制信号ckl_p控制的开关K4与电容 C2串联的支路接地；可调电流源II通过A模块产生的时钟控制信号ckl—n控制的开 关K5与电阻R1串联的支路接地；A模块产生的时钟控制信号ckLp控制的开关K4 与电容C2串联的支路同A模块产生的时钟控制信号ckl一n控制的开关K5与电阻R2 串联的支路为并联关系；A模块产生的时钟控制信号rset—1控制的开关K6与电容 C2并联接地，输出char—1为电容C2与rsetj控制的开关K6并联未接地端；C模块在A模块产生的时钟控制信号div2的控制下完成对对B模块的输出电压 值charji/char—1的比较，得到比较结果latch—o;D模块在A模块产生的时钟控制信号div2的控制下对C模块输出latch—o进行 处理，产生相应的N+I位控制信号cont[0: N沐控制B模块的可调电流源II的电流，直到ml叮h/0(n士An)PTi/C时，将n'(n'-n土An)值存入寄存器，从寄存器中读出 当前的n'值，通过利用n'对预设的占空比值表进行査表可得到周期为T的被检测时 钟CLK的当前时钟的占空比。所述时钟控制信号div2是为C模块提供比较锁存所需的时钟，同时为D模块提 供时钟；所述时钟控制信号ckh^/ckh—n是在一个比较周期内(该比较周期T'大于等于 2个被检测时钟CLK的周期)，仅对检测输入时钟CLK的一个高电平有效；所述时钟控制信号rset—h是在所述ckh_p/ckh—n为有效状态之前的高有效的放电 信号，且所述rset—h的高状态应至少小于一个被检测时钟CLK的周期；所述时钟控制信号ckLp/ck1—n是在一个比较周期内(该比较周期T大于等于2 个被检测时钟CLK的周期)，仅对检测输入时钟CLK的一个低电平有效；所述rset—1是在ckl_p/ckl—n为有效状态之前的高有效的放电信号，且rsetj的高 状态应至少小于一个被检测时钟CLK的周期。所述char—h-char一l时，C模块输出值latch—o为高或为低的状态是随机的，因此 D模块需要通过多个时钟周期X的判别后才能产生一次相应的N+l位控制信号 cont
，所述X至少大于2个比较周期T'。因此在X个比较周期T'内对latch_o的值进行累加，累加值为Y;若累加的结果等于Y-O，那么就可以判定char—h<char—1，即B模块中可调电流 源II的电流小，应该增大B模块中电流源II的电流，因此N+I位控制信号cont
在原来的基础上加1;若累加的结果等于X，那么就可以判定char—h>char—1，即B模块中可调电流源 II的电流大，应该减小B模块中电流源II电流，因此N+l位控制信号cont
在 原来的基础上减l;若累加的结果小于N大于0，那么就可以判定char—h=char_l，即B模块中可调 电流源II的电流刚好满足使ml叮h/0 (n±An) PTVC成立，因此N+1位控制信号 cont
不变化；当N+l位控制信号cont
从加累加1或累减1的状态到N+l位控制信号 cont
不发生变化的状态，表明该时刻B模块中电容C1/C2上的电压已经调整13到了相等的状态，即U (H) '-U (L)';由寄存器中读出当前n'值，利用n'对预设的占空比值表进行查表可得到当前时钟的占空比值。实施例2如图l-4所示， 一种实现占空比实时监测的电路，电路结构包括依次连接的A、 B、 C、 D四个模块；A模块是对周期为T的被检测时钟CLK的处理，产生B、 C、 D模块所需要的 时钟控制信号ckh_p/ckh—n、 rset—h/rset—1、 ckl_p/ckl—n、 div2的时钟控制逻辑模块；B模块在A模块产生的时钟控制信号cktu)/ckh—n、 rset一h/rset一l、 ckl_p/ckl_n的 控制下，在一个比较周期内(该比较周期T'等于2个被检测时钟CLK的周期)， 将被检测输入时钟CLK的第一个高电平的时间转化为电压值，并保持一个被检测输 入时钟CLK的时钟周期以上，且在距离下一个比较周期中被检测输入时钟CLK的 第一个高电平的1/8个时钟周期(1/8T)内被放电到0;在一个比较周期内，将被检测 输入时钟CLK的第二个低电平的时间转化为电压值，并保持一个被检测输入时钟 CLK的时钟周期以上，且在距离下一个比较周期中被检测输入时钟CLK的第二个低 电平的1/8个时钟周期(1/8T)内被放电到0;B模块由电流值为I的m倍不可调电流源I、电流值为I的整数倍可调电流源 II、控制开关K1 K6、电容C1、电容C2、电阻R1、电阻R2组成，其中不可调电流 源I的电流值为mI;可调电流源II的电流为n+An (n=m)倍I;电容C1、电容C2 为大小相等的电容；电阻R1、电阻R2为大小相等的接地电阻；不可调电流源I通过由A模块产生的时钟控制信号ckh_p控制的开关Kl与电容 Cl串联的支路接地；不可调电流源I通过A模块产生的时钟控制信号ckh—n控制的 开关K2与电阻R1串联的支路接地；A模块产生的时钟控制信号ckhjj控制的开关 Kl与电容Cl串联的支路同A模块产生的时钟控制信号ckh—n控制的开关K2与电 阻R1串联的支路为并联关系；A模块产生的时钟控制信号rset—h控制的开关K3与 电容Cl并联接地，输出char—h为电容Cl与A模块产生的时钟控制信号rset—h控制 的开关K3并联未接地端；可调电流源II通过由A模块产生的时钟控制信号ckl_p控制的开关K4与电容 C2串联的支路接地；可调电流源II通过A模块产生的时钟控制信号ckl—n控制的开关K5与电阻R1串联的支路接地；A模块产生的时钟控制信号ckLp控制的开关K4 与电容C2串联的支路同A模块产生的时钟控制信号ckl一n控制的开关K5与电阻R2 串联的支路为并联关系；A模块产生的时钟控制信号rset—1控制的开关K6与电容 C2并联接地，输出char一l为电容C2与rset一l控制的开关K6并联未接地端；C模块在A模块产生的时钟控制信号div2的控制下完成对对B模块的输出电压 值char_h/char_l的比较，得到比较结果latch—o;D模块在A模块产生的时钟控制信号div2的控制下对C模块输出latch一o进行 处理，产生相应的N+I位控制信号cont
来控制B模块的可调电流源II的电 流，直到mPTh/CKn士An)PTi/C时，将n'(n'-n士An)值存入寄存器，从寄存器中读出 当前的n'值，通过利用n'对预设的占空比值表进行查表可得到被检测时钟CLK的 当前时钟的占空比。所述时钟控制信号div2是被检测时钟CLK的2分频，周期为T' (T'=2T); div2为C模块提供比较锁存所需的时钟，同时为D模块提供时钟，该所述时钟控制 信号div2即为一个比较周期。所述ckh_p/ckh—n是在一个比较周期内，仅对检测输入时钟CLK的第一个高电 平有效；所述rsetji是在Ckh_p/ckh—n为有效状态之前的1/16个比较周期内为高的有效 的放电信号；所述ckl_p/ckl—n是在一个比较周期内，仅对检测输入时钟CLK的第二个低电平 有效；所述rset一l是在ckl_p/ckl—n为有效状态之前1/16个比较周期内为高的有效的放 电信号。当char—h=char—1时，C模块输出值latch—o为高或为低的状态是随机的，因此D 模块需要通过多个时钟周期X (X至少大于2个比较周期)的判别后才能产生一次 相应的N+l位控制信号cont
。因此在X个比较周期T' (T'=2T)内对latch—o的值进行累加，累加值为Y;若累加的结果等于Y^0，那么就可以判定char—h<Char—1，即B模块中电流源II 的电流小，应该增大B模块中电流源II的电流，因此N+l位控制信号cont
在原来的基础上加1;若累加的结果等于X，那么就可以判定char—h>char—l，即B模块中电流源II的 电流大，应该减小B模块中电流源II电流，因此N+l位控制信号cont
在原来 的基础上减1;若累加的结果小于N大于O，那么就可以判定char—h=char_l，即B模块中电流 源II的电流刚好满足使mI*TVC= (n±An) I*TVC成立，因此N+l位控制信号 cont
不变化；当N+l位控制信号cont
从加累加1或累减1的状态到N+l位控制信号 cont
不发生变化的状态，表明该时刻B模块中电容C1/C2上的电压已经调整 到了相等的状态，即U(H)'-U(L)';由寄存器中读出当前n'值，由寄存器中读 出当前n'值，利用n'对预设的占空比值表进行査表可得到当前时钟的占空比值。当处于复位状态时(RESET=1) ， B模块工作过程如上图3所示ckh_p为低， ckh_n/rset_h为高，开关K1关断，K2/K3闭合，此时电容CI通过开关K3放电到 地，charji为零；cklj为低，ckl一n/rset—1为高，开关K4关断，K5/K6闭合，此时 电容C2通过开关K6放电到地，char一l为零；D模块进行初始化，输出的N+1位控 制信号cont
默认的配置使电流源A电流源II的电流相等，即n^^n" Cm=rO s复位状态结束后(RESET=1)，进入正常工作状态B模块完成的工作是将输入时钟CLK在2个时钟周期(T)内的第一个高电 平和第二个低电平的时间分别转化为相应的电压值，并保持一个时钟周期以上，且 在下进行下一次转化之前的1/8个时钟周期(T)内被放电到0。具体工作过程如下当输入时钟CLK为高电平且2分频时钟div2为低电平时，由A模块产生的控 制信ckhj)为高，ckh—n为低，rset—h为低，B模块中开关K1闭合，K2/K3关断， 电流源I以大小为ml的电流对电容Cl进行充电，char—h电压由零开始上；当输入 时钟CLK由高电平变化到低电平时，由A模块产生的控制信号ckhj为低，ckh_n 为高，rset—h为低，开关K1/K3关断，K2闭合，电流源I停止对电容Cl进行充 电，此时电容C1上的电压处于保持的状态，且不在发生变化，char—h电压为充电结束时的电压值；该状态一直持续到rset一h由零变为高。当rset一h变为高时，开关K3 闭合，此时电容C1通过开关K3放电到地，charji为零。该状态将持续到下一个输 入时钟CLK为高电平且2分频时钟div2为低电平时结束。当输入时钟CLK为低电平且2分频时钟div2为高电平时，由A模块产生的控 制信号ckl』为高，ckl—n为低，rset—1为低，B模块中开关K4闭合，K5/K6关断， 电流源II以大小为对nl的电流对电容C2进行充电，char—1电压由零开始上升；当 输入时钟CLK由低电平变化到高电平时，由A模块产生的控制信号ckl_p为低， ckl—n为高，rset—l为低，开关K4/K6关断，K5闭合，电流源II停止对电容C2进行 充电，此时电容C2上的电压处于保持的状态，且不在发生变化，char—l电压为充电 结束时的电压值；该状态一直持续到rset—l由零变为高。当rset一l变为高时，开关 K6闭合，此时电容C1通过开关K6放电到地，char—I为零。该状态将持续到下一个 输入时钟CLK为低电平且2分频时钟div2为高电平时结束。C模块完成的工作是对B模块Cl/C2上的电压char—h/char—1在a模块产生的 2分频时钟div2的的上升沿进行比较锁存，下降沿输出该锁存值。若2分频时钟div2处于上升沿状态时，char—h>char—1，则在2分频时钟div2处 于下降沿时C模块输出latch—o为高，该输出的状态将持续到下一个下降沿结束；若2分频时钟div2处于上升沿状态时，char—h<char—1，则在2分频时钟div2处 于下降沿时C模块输出latch一o为低，该输出的状态将持续到下一个下降沿结束；若2分频时钟div2处于上升沿状态时，char—h=char—1，则在2分频时钟div2处 于下降沿时C模块输出latch—o为高或为低，且为高或为低的状态随机，该输出的状 态将持续到下一个下降沿结束。D模块完成的工作是在2分频时钟div2的上降沿对C模块输出latch—o进行 处理，产生相应的N+l位控制信号cont
来控制B模块中电流源II的电流，使 得ml叮h/C: (n±An) I*Ti/C，并得到相应的n' (n'=n±An)值存入寄存器，从寄存器 中读出当前的m和n値，通过查表得出该状态下的占空比值并输出。
权利要求
1、一种实现占空比实时监测的方法，其特征在于通过2组电流源来检测周期为T的被检测时钟CLK，所述2组电流源的一组电流值为I的m倍不可调电流源，另一组电流值为I的n倍的可调电流源，n为整数，2组电流源分别连接有大小匹配的电容；通过在2组电流源中连接的一个电容上对CLK的高状态进行积分，得到积分电压值U(H)，然后通过在2组电流源中连接的另一个电容对CLK的低状态进行积分，得到积分电压值U(L)；然后对该积分电压值U(H)和U(L)进行比较得出比较结果，通过比较结果对可调电流源进行调节之后再次在CLK的高电平和低电平状态下对2个电容分别积分，并重复比较和调节的操作直至CLK的高状态和低状态的积分电压值相等；最后当输入时钟的高状态和低状态的积分电压值相等时，得到可调电流源的电流值n′*I，通过n′对预设的占空比值表进行查表可得到当前时钟的占空比值。
2、 根据权利要求l所述一种实现占空比实时监测的方法，其特征在于 组电流源在初始化条件下产生的初始电流相等m*I=n*I。
3、 根据权利要求l所述一种实现占空比实时监测的方法，其特征在于 分电压值通过公式(1) 、 (2) 、 (3)得出U (H) =mI*Th/C (1) U (L) =nI*Ti/C (2) m = n (3) 其中，Th为输入时钟为高状态的时间，T!为输入时钟为低状态的时间，U (H)为入时钟的高状态的积分电压，U (L)为输入时钟的低状态的积分电压，ml为不可调电流源产生的电流值；nl为可调电流源产生的电流值。
4、 根据权利要求l所述一种实现占空比实时监测的方法，其特征在于所述比 较结果为若U (H) >U (L)，则n'^n+l; 若U (H) <U (L)，则n^n-l; 若U (H) =U (L)，贝Un'保持不变，n'-n;:所述2 :所述积所述积分电压值U (H)和U (L)比较后，2个电容被放电到地。
5、根据权利要求l所述一种实现占空比实时监测的方法，其特征在于所述积分电压值被调节到相等时，所得的积分电压值分别为<formula>formula see original document page 3</formula> 所述周期为T的被检测时钟CLK的高电平时间由(4) ~ (7)式可得；<formula>formula see original document page 3</formula>所述占空比值，由(8)式可得；<formula>formula see original document page 3</formula>所述预设的占空比值表，根据公式(9)得到。
6、 一种实现占空比实时监测的电路，其特征在于所述电路包括依次连接的 A、 B、 C、 D四个模块；A模块是对周期为T的被检测时钟CLK的处理，产生B、 C、 D模块所需要的 时钟控制信号ckh_p/ckh—n、 rset—h/rset—1、 ckl_p/ckl—n、 div2的时钟控制逻辑模块；B模块在A模块产生的时钟控制信号ckhj/ckh—n、 rset—h/rset—1、 ckl_p/ckl—n的 控制下，在一个比较周期内，分别将CLK的一个高电平和一个低电平的时间转化为 2个电压值char—h/char—1，并将该2个电压值保持一段时间之后，在下一个比较周期 到来之前放电到地；C模块在A模块产生的时钟控制信号div2的控制下完成对对B模块的输出电压 值char—h/char_l的比较，得到比较结果latch_o;D模块在A模块产生的时钟控制信号div2的控制下对C模块输出latch_o进行 处理，产生相应的N+l位控制信号cont
来控制B模块的可调电流源II的电流，直到mI*Th/C=(n±An)I*Ti/C时，将n'(n'-n士An)值存入寄存器，从寄存器中读出 当前的n'值，通过利用n'对预设的占空比值表进行查表可得到周期为T的被检测时 钟CLK的当前时钟的占空比。
7、根据权利要求6所述的一种实现占空比实时监测的电路，其特征在于所述 B模块由电流值为I的m倍不可调电流源I、电流值为I的整数倍可调电流源II、控 制开关K1 K6、电容C1、电容C2、电阻R1、电阻R2组成，其中不可调电流源I 的电流值为ml;可调电流源II的电流为n+An (n=m)倍I;电容C1、电容C2为大 小与电流源匹配的电容；电阻R1、电阻R2为大小与电流源匹配的接地电阻；不可调电流源I通过由A模块产生的时钟控制信号ckh_p控制的开关Kl与电容 Cl串联的支路接地；不可调电流源I通过A模块产生的时钟控制信号ckh一n控制的 开关K2与电阻R1串联的支路接地；A模块产生的时钟控制信号ckhj)控制的开关 Kl与电容Cl串联的支路同A模块产生的时钟控制信号ckh—n控制的开关K2与电 阻R1串联的支路为并联关系；A模块产生的时钟控制信号rset一h控制的开关K3与 电容Cl并联接地，输出char—h为电容Cl与A模块产生的时钟控制信号rset—h控制 的开关K3并联未接地端；可调电流源II通过由A模块产生的时钟控制信号ckl_p控制的开关K4与电容 C2串联的支路接地；可调电流源II通过A模块产生的时钟控制信号ck1—n控制的开 关K5与电阻Rl串联的支路接地；A模块产生的时钟控制信号ckl_p控制的开关K4 与电容C2串联的支路同A模块产生的时钟控制信号ckl—n控制的开关K5与电阻R2 串联的支路为并联关系；A模块产生的时钟控制信号rset—1控制的开关K6与电容 C2并联接地，输出char_l为电容C2与rset—1控制的开关K6并联未接地端。
8.所述的一种实现占空比实时监测的电路，其特征在于所述 时钟控制信号div2是为C模块提供比较锁存所需的时钟，同时为D模块提供时钟；所述时钟控制信号ckh_p/ckh—n是在一个比较周期内，仅对检测输入时钟CLK 的一个高电平有效；所述时钟控制信号rset—h是在所述ckh_p/ckh—n为有效状态之前的高有效的放电 信号，且所述rset—h的高状态应至少小于一个被检测时钟CLK的周期；所述时钟控制信号ckl_p/ckl—n是在一个比较周期内，仅对检测输入时钟CLK的一个低电平有效；所述rset—1是在ckl_p/ckl—n为有效状态之前的高有效的放电信号，且rset—1的高 状态应至少小于一个被检测时钟CLK的周期。
9、 根据权利要求6或8所述的一种实现占空比实时监测的电路，其特征在于 所述比较周期大于等于2个被检测时钟CLK的周期。
10、 根据权利要求6所述的一种实现占空比实时监测的电路，其特征在于所 述char—h=Char—1时，D模块需要通过多个时钟周期X的判别后才能产生一次相应的 N+l位控制信号cont
， X至少大于2个比较周期T';在X个比较周期T'内对 latclu)的值进行累加，累加值为Y;若累加的结果等于Y=0，判定char—h<char—1，即B模块中可调电流源II的龟流 小，应该增大B模块中电流源II的电流，因此N+l位控制信号cont
在原来的 基础上加1;若累加的结果等于X,判定char_h>char_l，即B模块中可调电流源II的电流 大，应该减小B模块中电流源II电流，因此N+1位控制信号cont[O: N]在原来的基 础上减1;若累加的结果小于N大于0，判定char—h=char—1，即B模块中可调电流源II的 电流刚好满足使mI*Th/C= (n±An) PTVC成立，因此N+l位控制信号cont
不 变化；当N+l位控制信号cont
从加累加1或累减1的状态到N+l位控制信号 cont
不发生变化的状态，表明该时刻B模块中电容C1/C2上的电压已经调整 到了相等的状态，即U (H) '=U (L)';读出当前n'值，n'对预设的占空比值表进行
全文摘要
本发明公开了一种实现占空比实时监测的方法和电路，电路包括依次连接的A、B、C、D模块，A模块对被检测时钟CLK处理，产生B、C、D模块所需时钟控制信号；B模块包括2组分别连接有大小匹配的电容的电流源，通过2个电容上对CLK的高低状态分别积分，得到积分电压值U(H)、U(L)，然后通过C模块对U(H)、U(L)比较得出结果，D模块通过比较结果对可调电流源进行调节后再次在CLK的高、低电平对2个电容分别积分，并重复比较和调节直至CLK的高、低状态的积分电压值相等，当输入时钟的高、低状态的积分电压值相等时，得到可调电流源的电流值，最后在预设占空比值表中查询得到当前时钟的占空比值；通过该占空比实时监测的方法，可以在不需要外部仪器或外部附加电路的情况下，实时的了解时钟集成电路芯片内部时钟占空比，检测很方便；可以在集成电路芯片内完成的实时监测集成电路芯片内部时钟的占空比并能实时的读出该状态下的占空比值，并实时反映内部时钟占空比的具体数值。
文档编号G01R29/02GK101629978SQ200810148060
公开日2010年1月20日 申请日期2008年12月26日 优先权日2008年12月26日
发明者斌 李, 武国胜 申请人:和芯微电子(四川)有限公司