一种占空比调整电路的制作方法
【技术领域】
[0001]本发明涉及一种时钟分配器的通道分频器电路，特别是涉及一种占空比调整电路。
【背景技术】
[0002]随着现代战争科技含量的提高，信息传输与处理量成几何速度增长，越来越多的高速处理数字电路对时钟源的性能提出了越来越高的要求。其中时钟分配器以低抖动、灵活配置、可靠性高、功耗小、易于集成等优点得到了广泛研究和应用。现代高速数字电路、高速AD/DA采样、数字DDS、数字微处理器与RF电路技术对时钟信号的需求，使时钟分配器技术迅猛发展、得到广泛应用，成为时钟源技术中的一颗耀眼明星。
[0003]高性能时钟分配器使用锁相环核心实现了多路输出时钟分配功能，同时提供了亚皮秒级的抖动性能。时钟分配器一般有三种电平输出:LVDS，LVPECL和CMOS，为了输出不同频率的信号，而且不同电平的最高输出频率也不相同，所以每路输出都必须连接一个具有一定连续分频比的通道分频器。通道分频器的基本原理是:通过控制字来配置高电平和低电平的周期数来实现分频。假设配置的高电平的周期数为N，低电平的周期数为M，则计数器从低电平开始计数，当计满M个输入时钟周期后，分频器的输出会翻转为高电平，然后继续计满N个输入时钟周期后再翻转为低电平，这样通道分频器的输出信号的周期就为M+N。由通道分频器的原理我们可以看出，当分频比为偶数时，只要设置高电平的周期数等于低电平的周期数，即M=N，则通道分频器输出信号的占空比就为50% ;但如果分频比为奇数，无论如何配置也无法使M=N，所以此时通道分频器输出信号的占空比不可能为50%，此时就需要占空比调整电路来使输出信号实现50%占空比输出。
[0004]现有的占空比调整电路，当分频比为奇数时，无法将输出信号的占空比调整为50%。
【发明内容】
[0005]本发明的目的在于克服现有技术的不足，提供一种结构简单、适用广泛的占空比调整电路，在高电平比低电平周期数多一个时钟数的时候，它也能将非50%占空比的信号调整为占空比为50%的信号。
[0006]本发明的目的是通过以下技术方案来实现的:一种占空比调整电路，它包括单级电流模逻辑锁存器、两级电流模逻辑锁存器和电流模逻辑与门，差分时钟CLK分别与单级电流模逻辑锁存器和两级电流模逻辑锁存器的时钟信号输入端相连，差分信号Vin与两级电流模逻辑锁存器的差分信号输入端相连，两级电流模逻辑锁存器的差分信号输出端与单级电流模逻辑锁存器的差分信号输入端相连，电流模逻辑与门的第一输入与单级电流模逻辑锁存器的差分信号输出端相连，电流模逻辑与门的第二输入与两级电流模逻辑锁存器的差分信号输出端相连。
[0007]两级电流模逻辑锁存器用于把差分时钟CLK上升沿采样的信号在CLK的下降沿到来时输出到外部，使其输出信号在CLK信号的下降沿来时发生翻转；单级电流模逻辑锁存器用于把在CLK下降沿翻转的输入信号在下一个CLK的上升沿到来时输出，使单级电流模逻辑锁存器的输出比输入延迟半个时钟周期；电流模逻辑与门用于对第一输入和第二输入进行逻辑与运算。
[0008]所述的单级电流模逻辑锁存器包括时钟开关电路、数据输入电路、数据寄存电路和尾电流管M11，数据输入电路和数据寄存电路分别通过时钟开关电路连接尾电流管Mll的漏极，尾电流管Mll的栅极与偏置电压VBIAS相连，偏置电压VBIAS为数据输入电路和数据寄存电路提供恒定的电流，尾电流管Ml I的源极接地。
[0009]所述的时钟开关电路由三极管Q15和三极管Q16组成，三极管Q15和三极管Q16的基极连接一对互为差分的时钟信号，三极管Q15的集电极与数据输入电路相连，三极管Q16的集电极与数据寄存电路相连，三极管Q15和三极管Q16的发射极均与尾电流管Mll的漏极相连。
[0010]所述的数据输入电路由三极管Qll和三极管Q12组成，三极管Qll和三极管Q12的基极分别连接两级电流模逻辑锁存器输出的差分信号，三极管Qll和三极管Q12的发射极均与三极管Q15的集电极相连，三极管Qll和三极管Q12的集电极分别输出互为差分的输出信号，三极管Qll和三极管Q12的集电极还分别通过上拉电阻连接电源电压VDD。
[0011]所述的数据寄存电路由三极管Q13和三极管Q14组成，三极管Q13和三极管Q14的发射极均与三极管Q16的集电极相连，三极管Q13的集电极与三极管Q12的集电极相连，三极管Q14的集电极与三极管Qll的集电极相连，三极管Q13和三极管Q14的集电极分别输出互为差分的信号，三极管Q13的基极与三极管Q14的集电极相连，三极管Q14的基极与三极管Q13的集电极相连。
[0012]所述的两级电流模逻辑锁存器由第一级电流模逻辑锁存器和第二级电流模逻辑锁存器构成，第一级电流模逻辑锁存器输出的数据连接第二级电流模逻辑锁存器的数据输入部分，通过第二级电流模逻辑锁存器输出信号。
[0013]所述的电流源逻辑与门包括两对树形连接的三极管和尾电流管M31，尾电流管M31的栅极连接偏置电压VBIAS，偏置电压VBIAS为两对三极管提供恒定电流。两对三极管由三极管Q31、三极管Q32、三极管Q33和三极管Q34组成，三极管Q31和三极管Q32的基极分别连接单级电流模逻辑锁存器输出的差分信号，三极管Q31和三极管Q32的发射极均与三极管Q33的集电极相连，三极管Q31和三极管Q32的集电极输出差分信号；三极管Q33和三极管Q34的基极分别连接两级电流模逻辑锁存器输出的差分信号，三极管Q34的集电极与三极管Q32的集电极相连，三极管Q33和三极管Q34的发射极均与尾电流管M31的漏极相连，尾电流管M31的栅极与偏置电压VBIAS相连，源极接地。
[0014]本发明的有益效果是:
(1)通过两级电流模逻辑锁存器、单级电流模逻辑锁存器与电流模逻辑与门便可实现占空比的调整，结构简单；
(2)当高电平比低电平周期数多一个时钟周期数的时候，首先通过单级电流模逻辑锁存器使输出滞后输入半个时钟周期，然后单级电流模逻辑锁存器的输入和输出经过电流模逻辑与门，将高电平的半个周期变为低电平，从而将非50%占空比的信号调整为占空比为50%的信号，实现分频比为奇数时的占空比50%调整，适用范围广。
【附图说明】
[0015]图1为本发明的电路框图；
图2为单级电流模逻辑锁存器的电路图；
图3为两级电流模逻辑锁存器的电路图；
图4为电流模逻辑与门的电路图；
图5为两级电流模逻辑锁存器的仿真结果；
图6为单级电流模逻辑锁存器的仿真结果；
图7为电流模逻辑与门的仿真结果。
【具体实施方式】
[0016]下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
[0017]如图1所示，一种占空比调整电路，它包括单级电流模逻辑锁存器(单级CML_Latch)、两级电流模逻辑锁存器(两级CML_Latch)和电流模逻辑与门(CML_AND)，差分时钟CLK分别与单级电流模逻辑锁存器(单级CML_Latch)和两级电流模逻辑锁存器(两级CML_Latch)的时钟信号输入端(CLKN和CLKP)相连，差分时钟CLK是输入到通道分频器的时钟信号。差分信号Vin与两级电流模逻辑锁存器(两级CML_Latch)的差分信号输入端(DP2和DN2)相连，差分信号Vin是差分时钟CLK经过通道分频器分频后的信号，差分时钟CLK经过通道分频器分频后产生的Vin信号的占空比是由高电平和低电平的周期数决定的。假设高电平的周期数位N，低电平的周期数位M，则占空比就为N/ (M+N)，当M=N时，差分信号Vin已经是占空比50%的信号，所以就不需要占空比调整；当M与N不相等时，占空比为非50%，所以需要占空比调整电路。本发明的占空比调整电路必须满足高电平周期数比低电平周期数多一个时钟周期的条件，即N=M+1。当满足这个条件时，经过分频后的差分信号Vin的占空比就为 N/ (M+N) =N/ (2N-1)。
[0018]两级电流模逻辑锁存器(两级CML_Latch)的差分信号输出端(0UTP2和0UTN2)与单级电流模逻辑锁存器(单级CML_Latch)的差分信号输入端(DPI和DNl)相连，电流模逻辑与门(CML_AND)的第一输入(AP和AN)与单级电流模逻辑锁存器(单级CML_Latch)的差分信号输出端(0UTP1和0UTN1)相连，电流模逻辑与门的第二输入(BP和BN)与两级电流模逻辑锁存器(两级CML_Latch)的差分信号输出端(0UTP2和0UTN2)相连。
[0019]两级电流模逻辑锁存器(两级CML_Latch)用于把差分时钟CLK上升沿采样的信号在CLK的下降沿到来时输出到外部，使其输出信号在CLK信号的下降沿来时发生翻转；单级电流模逻辑锁存器(单级CML_Latch)用于把在CLK下降沿翻转的输入信号在下一个CLK的上升沿到来时输出，使单级电流模逻辑锁存器(单级CML_Latch)的输出比输入延迟半个时钟周期；电流模逻辑与门(CML_AND)用于对第一输入(AP和AN)和第二输入(BP和BN)进行逻辑与运算。
[0020]如图2所示，单级电流模逻辑锁存器(单级CML_Latch)包括时钟开关电路、数据输入电路、数据寄存电路和尾电流管Ml I，数据输入电路和数据寄存电路分别通过时钟开关电路连接尾电流管Mll的漏极，尾电流管Mll的栅极与偏置电压VBIAS相连，偏置电压VBIAS为数据输入电路和数据寄存电路提供恒定的电流，尾电流管Ml I的源极接地。
[0021]所述的时钟开关电路由三极管Q15和三极管Q16组成，三极管Q15和三极管Q16的基极连接一对互为差分的时钟信号(CLKP和CLKN)，三极管Q15的集电极与数据输入电路相连，三极管Q16的集电极与数据寄存电路相连，三极管Q15和三极管Q16的发射极均与尾电流管Mll的漏极相连。
[0022]所述的数据输入电路由三极管Qll和三极管Q12组成，三极管Qll和三极管Q12的基极分别连接两级电流模逻辑锁存器(两级CML_Latch)输出的差分信号，三极管Qll和三极管Q12的发射极均与三极管Q15的集电极相连，三极管Qll和三极管Q12的集电极分别输出互为差分的输出信号，三极管Qll和三极管Q12的集电极还分别通过上拉电阻(Rll和R12)连接电源电压VDD。
[0023]所述的数据寄存电路由三极