专利名称：一种中频频谱监测装置的制作方法
技术领域：
本实用新型涉及数字信号处理和仪器仪表领域，特别涉及一种中频频谱监测装置。
背景技术：
目前，频谱分析仪按其工作原理分为实时频谱仪和非实时频谱仪。实时频谱仪主要为快速傅立叶变换(Fast Fourier Transform, FFT)频谱仪，该类频谱仪能观测显示该频谱仪规定频率范围内所有频率分量，而且保持了频谱仪输入信号与输出信号间的相位关系，FFT频谱仪不仅能分析周期信号及随机信号，而且能分析瞬时信号。非实时频谱仪主要为扫频式频谱仪，该类频谱仪对输入信号按时间顺序在频谱域内进行扫描，在某一瞬时只能观察一个频率，逐次观察待监测信号的全部频率范围，该类频谱仪只能分析在规定时间内频谱几乎不变的信号。 图1为现有扫频式频谱仪的结构示意图，下面结合图l，对扫频式频谱仪的结构进行说明，具体如下 扫频式频谱仪包括射频(Radio Frequency, RF)输入衰减器101、一级混频器102、参考振荡器103、压控振荡器104、锯齿波发生器105、带通滤波器106、二级混频器107、中频滤波器108、对数放大器109、检波器110、视频滤波器111、模拟数字转换(Analog toDigital，A/D)采样器112及显示单元113。其中，RF输入衰减器101将输入信号衰减后输出至一级混频器102 ;压控振荡器104在参考振荡器103及锯齿波发生器105的控制下输出频率为^。的本振信号；压控振荡器104输出的本振信号与RF输入衰减器101输出的信号在一级混频器102中混频，经带通滤波器106及二级混频器107得到中频信号；中频滤波器108对二级混频器107输出的中频信号进行带通滤波；滤波后的信号经对数放大器109放大、检波器110检波后变为视频信号输出至视频滤波器；视频滤波器111对接收到的视频信号平滑滤波后输出至A/D采样器112 ;A/D采样器将接收到的信号量化后输出至显示单元113 ;显示单元113在锯齿波发生器105的作用下，将A/D采样器112量化后的信号输出显示。扫频式频谱仪测量的频率范围比较大，可以达到几十GHz，但由于扫频式频谱仪中采用了较多的高频模拟器件，造成这类频谱仪的成本较高，模拟信号处理过程比较复杂。[0005] 图2为现有FFT频谱仪的结构示意图，下面结合图2，对FFT频谱仪的结构进行说明，具体如下 现有的FFT频谱仪包括A/D采样单元201、数字滤波器202及显示处理单元203。其中，A/D采样单元201将输入FFT频谱仪的待监测信号滤波、采样及量化后输出至数字滤波器202 ;数字滤波器202将A/D采样单元201输出的采样信号减小信号带宽和降低采样频率后输出至显示处理单元203 ;显示处理单元203利用FFT计算接收到的信号的频谱，并将计算得到的频谱数据输出显示。FFT频谱仪采用直接采样方式，可应用各种数据处理优化算法，但由于对采样后的信号进行FFT处理时，FFT所取的是有限长度，FFT运算的点数也是有限的，这就造成了 FFT频谱仪能够测量的信号的频率范围较低，一般只能测量频率低于50MHz的信号，不适应卫星通信系统中频信号的频谱监测要求。 由于卫星通信系统频谱信号的特性，监测中频信号就可以对卫星通信的频谱进行基本监测，而卫星通信系统中频信号的频率范围为70MHz± 18MHz和140MHz士36腿z ;扫频式频谱仪是一种非实时监测频谱仪，该类频谱仪采用了较多的高频模拟器件，测量结果受环境影响较大，不适于监测卫星通信系统的频谱信号；FFT频谱仪虽然结构简单，能够对信号进行实时监测，但其能够测量的信号的频率范围较低，不满足卫星通信系统中频信号的监测要求。
实用新型内容有鉴于此，本实用新型的主要目的在于提供一种中频频谱监测装置，能够对中频信号的频谱进行实时监测。 为达到上述目的，本实用新型的技术方案具体是这样实现的 —种中频频谱监测装置，该装置包括控制及处理单元、模拟数字转换A/D采样单元及现场可编程门阵列FPGA处理单元； 所述现场可编程门阵列FPGA处理单元对模拟数字转换A/D采样单元输出的采样信号进行多级下变频处理获得基带信号； 所述控制及处理单元将从所述现场可编程门阵列FPGA处理单元读取的基带信号快速傅立叶变换FFT处理后输出显示。 上述装置中，所述A/D采样单元包括模拟预处理单元及A/D采样器； 所述模拟预处理单元根据FPGA处理单元发送的关于模拟预处理的控制指令对输
入的中频信号进行带通滤波、放大及衰减，将衰减后的信号输出至A/D采样器； 所述A/D采样器对衰减后的信号进行A/D带通采样，并产生固定频率的时钟信号，
将A/D采样后的信号及时钟信号输出至FPGA处理单元。 上述装置中，所述FPGA处理单元包括低压差分信号传输LVDS接收单元、译码单元、多级变频单元、缓存单元及接口芯片交互单元； 所述LVDS接收单元将A/D采样器输出的固定频率的时钟信号转换为主时钟信号输出至所述译码单元及所述多级变频单元，将A/D采样器输出的低压差分信号传输LVDS标准的采样信号转换为晶体管_晶体管逻辑TTL标准的信号输出至所述多级变频单元；[0018] 所述译码单元根据所述LVDS接收单元发送的主时钟信号，对所述控制及处理单元发送的关于模拟预处理及多级变频处理的控制指令进行解码，将解码后的关于模拟预处理的控制指令发送至所述A/D采样单元，将解码后的关于多级变频处理的控制指令发送至所述多级变频单元； 所述多级变频单元根据LVDS接收单元输出的主时钟信号、译码单元输出的关于多级变频处理的控制指令及多级下变频处理技术，将LVDS接收单元输出的中频信号转变为基带信号输出至所述缓存单元； 所述缓存单元根据多级变频单元的时钟信号将多级变频单元输出的基带信号存入缓存区，根据所述控制及处理单元的时钟信号将从缓存区读取的基带信号输出至所述接口芯片交互单元。 所述接口芯片交互单元与所述控制及处理单元进行信号传输。[0022] 上述装置中，所述控制及处理单元包括FFT处理单元、控制单元、显示单元及接口单元； 所述控制单元将关于模拟预处理及多级变频处理的控制指令通过所述接口单元发送至所述FPGA处理单元； 所述FFT处理单元将所述接口单元从所述FPGA处理单元读取的基带信号进行FFT
处理获得频谱数据，将频谱数据视频滤波后输出至显示单元； 所述显示单元将接收到的视频滤波后的频谱数据输出显示。 较佳地，所述控制及处理单元进一步包括存储回放单元； 所述用于存储FFT处理后的频谱数据及该频谱数据对应的视频滤波后的数据的存储回放单元，根据所述控制单元发送的回放及关于监测频谱范围的控制指令，输出该频谱范围对应的视频滤波后的数据至显示单元显示。 上述装置中，所述模拟预处理单元包括带通滤波器组、放大器及衰减器； 所述带通滤波器组根据FPGA处理单元发送的关于模拟预处理的控制指令，对输
入的中频信号进行抗混叠滤波，将滤波后的信号输出至所述放大器； 所述放大器对滤波后的信号进行放大后输出至所述衰减器； 所述衰减器根据FPGA处理单元发送的关于模拟预处理的控制指令调节放大后信号的功率，将衰减后的信号输出至A/D采样器。 上述装置中，所述多级变频单元包括一级下变频单元、二级下变频单元及三级下变频单元； 所述一级下变频单元根据LVDS接收单元输出的主时钟信号及译码单元发送的关于多级变频处理的控制指令，采用划分信道的方式将监测频段所在信道搬移至零频，通过4倍抽取及多相滤波后输出信号至二级下变频单元； 所述二级下变频单元将LVDS接收单元输出的主时钟信号转变为所需频率的时钟信号，根据译码单元发送的关于多级变频处理的控制指令，将输入信号与数控振荡器NC0输出的正余弦信号混频，将监测频段调整至零频，经5倍抽取与多相滤波后输出信号至三级下变频单元； 所述三级下变频单元将LVDS接收单元输出的主时钟信号转变为所需频率的时钟信号，根据译码单元发送的关于多级变频处理的控制指令，与NC0输出的正余弦信号混频，将监测频段调整至零频，根据监测的频段选择多倍抽取及多相滤波，对二级下变频单元输出的信号进行采样频率与带宽的调整，输出基带信号至所述缓存单元。[0036] 由上述的技术方案可见，本实用新型中频频谱监测装置的FPGA处理单元对A/D采样单元输出的采样信号进行多级下变频处理获得基带信号；所述控制及处理单元将从所述FPGA处理单元读取的基带信号进行FFT处理后输出显示。本实用新型中频频谱监测装置通过将卫星通信中频信号多级下变频至FFT处理的频段范围内，实现对中频信号进行实时监测，对卫星通信系统中频信号具有较强的针对性。
图1为现有扫频式频谱仪的结构示意图。[0038] 图2为现有FFT频谱仪的结构示意图。[0039] 图3为本实用新型中频频谱监测装置的结构示意图。 图4为本实用新型中频频谱监测装置第一较佳实施例的结构示意图。 图5为本实用新型FPGA处理单元的一级下变频单元的结构示意图。 图6为本实用新型FPGA处理单元的二级下变频单元的结构示意图。 图7为本实用新型FPGA处理单元的三级下变频单元的结构示意图。
具体实施方式为使本实用新型的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本实用新型进一步详细说明。 在本实用新型中，为了解决现有技术的问题而提出了一种中频频谱监测装置，该中频频谱监测装置包括控制及处理单元、A/D采样单元、现场可编程门阵列(FieldProgrammable Gate Array, FPGA)处理单元；所述FPGA处理单元采用多级下变频处理技术，对A/D采样单元输出的采样信号进行多级下变频处理获得基带信号；所述控制及处理单元将从所述FPGA处理单元读取的基带信号进行FFT处理后输出显示。[0046] 所述基带信号为频带宽度在FFT处理范围内的信号。 所述FPGA处理单元可根据所述控制及处理单元的控制指令，对A/D采样单元输出的采样信号进行多级下变频处理，获得基带信号；所述FPGA处理单元也可根据该单元内置参数，对采样信号进行多级下变频处理，获得基带信号。 图3为本实用新型中频频谱监测装置的结构示意图，下面结合图3，对本实用新型一种中频频谱监测装置的结构进行说明，具体如下 本实用新型中频频谱监测装置包括A/D采样单元31、FPGA处理单元32、控制及处理单元33。 图3中的空心箭头表示需要监测的信号，实心细箭头表示控制指令，实心粗箭头表示时钟信号。 控制及处理单元33将关于模拟预处理及多级变频处理的控制指令发送至FPGA处理单元32， FPGA处理单元32对获得的控制指令进行解码，将解码后的关于模拟预处理的控制指令发送至A/D采样单元31 。 A/D采样单元31根据关于模拟预处理的控制指令对输入的中频信号进行模拟预处理及A/D采样，A/D采样单元31产生固定频率的时钟信号，将时钟信号及采样后的信号输出至FPGA处理单元32。 FPGA处理单元32根据解码后的关于多级变频处理的控制指令、A/D采样单元31发送的时钟信号及数字下变频技术，对A/D采样单元31输出的采样后的信号进行多级下变频处理获得基带信号。 控制及处理单元33从FPGA处理单元32读取基带信号，将基带信号进行FFT处理得到频谱数据，并对频谱数据视频滤波后输出显示。 所述关于模拟预处理的控制指令为A/D采样单元31中带通采样的频段范围及衰减率；所述关于多级变频处理的控制指令为FPGA处理单元32中多级变频的相关参数、中心频率及监测频段范围。 图4为本实用新型中频频谱监测装置第一较佳实施例的结构示意图，现结合图4，
7对本实用新型的第一较佳实施例的结构进行说明，具体如下 本实施例中，控制及处理单元33采用PC机43，本实施例的中频频谱监测装置包括A/D采样单元31、 FPGA处理单元32及PC机43 ;其中，A/D采样单元31包括模拟预处理单元311及A/D采样器312 ;FPGA处理单元32包括低压差分信号传输(Low VoltageDifferential Signal，LVDS)接收单元321、译码单元322、多级变频单元323、缓存单元324及接口芯片交互单元325 ;PC机43包括控制单元431、接口单元432、 FFT处理单元433、显示单元434及存储回放单元435。 图4中的空心箭头表示需要监测的信号，实心细箭头表示控制指令，实心粗箭头表示时钟信号。 A/D采样单元31中的模拟预处理单元311根据FPGA处理单元32中的译码单元322发送的关于模拟预处理的控制指令，对输入的中频信号进行模拟预处理，并将模拟预处理后的信号输出至A/D采样器312。 A/D采样器312对模拟预处理后的信号进行A/D带通采样，并产生固定频率的时钟信号，A/D采样器312将产生的时钟信号及采样后的信号输出至FPGA处理单元32的LVDS接收单元321。所述A/D采样器312输出至LVDS接收单元321的采样信号为符合LVDS标准的采样信号。所述A/D采样器312产生的时钟信号的固定频率为200MHz ;本实施例选用200MHz采样主要是考虑卫星通信系统中频的频率范围，采样频率的N/2倍频率点不能落入所测量的频率范围内，且采样频率的N/2倍频率点尽量远离所测频率；选择采样频率时考虑到FPGA处理单元32中数字处理时钟频率的要求，采用比较规整的采样频率有利于简化数字部分的运算；所述N为自然数。 其中，模拟预处理单元311包括带通滤波器组3111、放大器3112及衰减器3113。[0062] 带通滤波器组3111根据译码单元322发送的关于带通采样的频段范围的控制指令，选通带通滤波器组3111内相应的电子开关，对输入的中频信号进行抗混叠滤波，并将滤波后的信号输出至放大器3112 ;所述带通采样的频段范围为A/D采样器312A/D带通采样的频段范围；带通滤波器组3111的内部结构及工作原理为现有技术的内容，在此不再赘述。 放大器3112对滤波后的信号放大后输出至衰减器3113。衰减器3113根据FPGA处理单元32中的译码单元322发送的关于衰减率的控制指令，调节放大后信号的功率，并将衰减后的信号输出至A/D采样器312 ;本实施例中的衰减器3113为数控衰减器，也可为其他类型的衰减器。放大器3112及衰减器3113共同完成对滤波后信号功率的调整，使其满足A/D采样器312的输入要求。 FPGA处理单元32中的LVDS接收单元321将A/D采样单元31中的A/D采样器312输出的200MHz的时钟信号转换为50MHz的主时钟信号输出至译码单元322及多级变频单元323，将A/D采样器312输出的LVDS标准的采样信号进行电气标准转换并输出至多级变频单元323。在本实施例中，所述LVDS接收单元321利用本单元内部的锁相环电路将频率为200MHz的时钟信号转换为50MHz的时钟信号输出至译码单元322及多级变频单元323 ;将一路200MHz的数据转换成4路50MHz的数据，起到了串并转换的作用。[0065] 所述LVDS接收单元321输出至多级变频单元323的信号为中频采样信号，该信号符合晶体管-晶体管逻辑(Transistor-Transistor Logic, TTL)标准。
8[0066] 译码单元322根据LVDS接收单元321输出的频率为50MHz的主时钟信号，对接口 单元432发送的控制指令进行解码，发送关于带通采样频段范围的控制指令至带通滤波器 组3111 ;发送关于衰减率的控制指令至衰减器3112，发送关于多级变频处理的相关参数、 中心频率及监测频带宽度的控制指令至多级变频单元323。 多级变频单元323根据LVDS接收单元321输出的频率为50MHz的主时钟信号、译 码单元322输出的关于多级变频处理的相关参数、中心频率及监测频带宽度的控制指令及 数字下变频技术，将LVDS接收单元321输出的中频信号转变为基带信号输出至缓存单元 324。 缓存单元324用于缓存多级变频单元323输出的基带信号，当多级变频单元323 写入基带信号的时钟与PC机43的接口单元432读取基带信号的时钟不匹配时，缓存单元 324起到缓冲的作用；缓存单元324根据多级变频单元323的时钟信号将多级变频单元323 输出的基带信号存入缓存区，再根据所述控制及处理单元33的时钟信号从缓存区读取基 带信号，并通过接口芯片交互单元325输出至控制及处理单元33。本实施例中的控制及处 理单元33为PC机43。 接口芯片交互单元325的具体参数根据接口单元432的参数进行配置，便于接口 单元432从FPGA处理单元32的缓存单元324中读取基带信号；本实施例中由于PC机43 的接口单元432采用USB接口 ，相应地，接口芯片交互单元325为USB接口芯片交互单元。 由于采用直接一次变频的模式需要较高阶次的滤波器，且需要很复杂的数控振荡 器(Numerical Control Oscillator, NC0)产生混频频率，混频乘法要运行在200MHz时钟 信号下，而采用更多级的变频模式时，各级变频单元运行在不同的时钟信号下，时钟同步过 程将过于复杂，因此，本实施例所述多级变频单元323采用三级变频模式，该单元包括一级 下变频单元3231、二级下变频单元3232及三级下变频单元3233。 —级下变频单元3231根据LVDS接收单元321输出的中频采样信号及频率为 50MHz的主时钟信号、译码单元322输出的关于多级变频处理的相关参数及本单元监测频 段范围的控制指令，采用划分信道的方式将监测频段所在信道搬移至零频，然后通过4倍 抽取及多相滤波降低采样频率，输出采样频率为50MHz的信号至二级下变频单元3232。本 单元所述4倍抽取及多相滤波运行在50MHz的主时钟信号下；所述关于多级变频处理的相 关参数的控制指令为一级下变频单元3231中关于参数m取值的控制指令；所述关于本单元 监测频段范围的控制指令为控制一级下变频单元3231中数控振荡器(Numerical Control Oscillator, NC0)产生的正余弦信号的指令。 图5为本实用新型FPGA处理单元的一级下变频单元的结构示意图，如图5所示， LVDS接收单元321输出的采样频率为200MHz的中频信号依次输入一级下变频单元3231的 4条支路；当m为奇数时，输入一级下变频单元3231的200MHz的电气信号与+1或_1运行 乘法运算后，输入所在支路的滤波器；当m为偶数时，200MHz的信号直接输入所在支路的滤 波器；输入滤波器Hjn)、Hjn)、H3(n)及Hjn)的信号经滤波后，与NC0产生的正余弦信号 进行优化计算，输出两路频率都为50MHz的正交信号至二级下变频单元3232。当m为奇数 时，输入一级下变频单元3231的第一个时钟周期的电气信号与+1运行乘法运算，则下一个 时钟周期的电气信号与-l运行乘法运算，输入的电气信号在不同的时钟周期与士l交替相 乘。所述滤波器& (n) 、H2 (n) 、H3 (n)及H4 (n)为多相滤波器。所述NC0根据译码单元322发送的本单元监测频段范围及参数m取值的控制指令产生相应的正弦信号及余弦信号，利用 正余弦函数的对称特性对滤波器&(n)、H2(n)、H3(n)及Hjn)滤波后的信号进行优化计算。 所述一级下变频单元3231输出至二级下变频单元3232的两路正交信号分别为I路信号和 Q路信号。所述抽取及多相滤波技术为现有技术的内容，在此不再赘述。采用本实施例所述 的一级下变频单元3231解决了混频占用乘法器数量较多、乘法器运行频率过高的问题。 二级下变频单元3232将LVDS接收单元321输出的频率为50腿z的主时钟信号 转变为本单元所需频率的时钟信号，根据译码单元322发送的关于本单元中心频率及监测 频段范围的控制指令，通过混频将监测频段粗调至零频，通过5倍抽取与多相滤波进一步 降低采样频率，输出采样频率为lOMHz的复频率信号至三级下变频单元3233。所述粗调为 lMHz的整数倍调整。 图6为本实用新型FPGA处理单元的二级下变频单元的结构示意图，如图6所示， 输入二级下变频单元3232的采样频率都为50MHz的I路信号和Q路信号与二级下变频单 元3232中的NCO产生的正余弦信号进行混频运算后，经5倍抽取与多相滤波，输出采样频 率都为lOMHz的I路信号和Q路信号至三级下变频单元3233。所述I路信号和Q路信号为 正交信号。在二级下变频单元3232中，混频运算运行在50MHz时钟信号下，5倍抽取与多相 滤波运行在lOMHz时钟信号下；二级下变频单元3232的锁相环电路对接收到的50MHz的主 时钟信号进行屏蔽过滤，输出10MHz时钟信号至5倍抽取与多相滤波。所述二级下变频单 元3232的NCO根据根据译码单元322发送的关于本单元中心频率及监测频段范围的控制 指令产生正弦信号及余弦信号；所述关于本单元中心频率的控制指令为正余弦信号中f。的 取值；所述关于监测频段范围的控制指令为正余弦信号中f。/fj勺取值；所述f。为本单元需 要监测的中心频率，所述fs为本单元混频运算的时钟信号的频率，所述f。/fs为需要监测的 频带宽度值。 三级下变频单元3233将LVDS接收单元321输出的频率为50MHz的主时钟信号转 变为本单元所需时钟信号，根据译码单元322发送的关于本单元中心频率及监测频段范围 的控制指令，经混频将监测频段细调至零频，根据监测的频段选择相应的多倍抽取及多相 滤波，对二级下变频单元3232输出的信号进行采样频率与有效带宽的调整，输出基带信号 至缓存单元324。所述细调为0. 2MHz的整数倍调整。 图7为本实用新型FPGA处理单元的三级下变频单元的结构示意图，如图7所示， 输入三级下变频单元3233的采样频率都为10MHz的I路信号和Q路信号与本单元NCO输 出的正弦信号及余弦信号混频后，经选择器选择的多倍抽取与多相滤波处理后，输出两路 正交的基带信号至缓存单元324。所述多倍抽取与多相滤波包括5倍抽取与多相滤波、2倍 抽取与多相滤波及不抽取与多相滤波。三级下变频单元3233中的锁相环电路将50MHz的 主时钟信号屏蔽滤波，输出2MHz的时钟信号至5倍抽取与多相滤波，输出5MHz的时钟信号 至2倍抽取与多相滤波，输出10MHz的时钟信号至不抽取与多相滤波。所述混频运算运行在 10MHz的时钟信号下。所述三级下变频单元3233的NCO根据根据译码单元322发送的关于 本单元中心频率及监测频段范围的控制指令产生正弦信号及余弦信号；所述关于本单元中 心频率的控制指令为正余弦信号中f。的取值；所述关于监测频段范围的控制指令为正余弦 信号中f。/fs的取值；所述f。为本单元需要监测的中心频率，所述fs为本单元混频运算的时 钟信号的频率，所述f。/fs为需要监测的频带宽度值。所述选择器为三选一选择器，根据译码单元322发送的关于本单元监测频段范围的控制指令，对混频后的信号选择5倍抽取与 多相滤波、2倍抽取与多相滤波或不抽取与多相滤波处理；5倍抽取与多相滤波后输出的基 带信号的带宽为lMHz，2倍抽取与多相滤波后输出的基带信号的带宽为2. 5MHz，不抽取与 多相滤波后输出的基带信号的带宽为5MHz ;选择器通过选择不同的多倍抽取与多相滤波， 实现输出基带信号的带宽在lMHz至5MHz之间的连续变化。 由于FPGA处理单元32内部的各级下变频单元使用不同的时钟频率，必须对各级 下变频单元进行时钟同步处理，才能保证在各级变频单元间传输数据时不会产生噪声；本 实施例中FPGA处理单元32的各级下变频单元采用统一的频率为50MHz的主时钟信号，各 级下变频单元根据各自所需的时钟频率对主时钟信号进行屏蔽过滤，保证所有的时钟沿与 主时钟信号的一致。 PC机43对通过接口单元432从FPGA处理单元32读取的基带信号进行FFT处理， 对FFT处理后的频谱数据进行保存，并将该频谱数据视频滤波后输出显示；PC机43可对已 监测的中频信号的频谱进行回放；PC机43将关于模拟预处理及多级变频处理的控制指令 通过接口单元432发送至FPGA处理单元32的译码单元322。 控制单元431将关于模拟预处理及多级变频处理的控制指令通过接口单元432发 送至FPGA处理单元32的译码单元322。 接口单元432为USB接口，采用EZ-USB FX2系列接口芯片，负责完成FPGA处理单 元32与PC机43之间的基带信号及控制指令的传输。FFT处理单元433将接口单元432从FPGA处理单元32中的缓存单元324读取的
基带信号进行FFT处理后得到频谱数据，对频谱数据进行视频滤波，将频谱数据及该频谱
数据视频滤波后的数据输出至存储回放单元435，将所述频谱数据视频滤波后的数据输出
至显示单元434 ;所述FFT处理技术为现有技术的内容，在此不再赘述。 显示单元434将FFT处理单元433输出的视频滤波后的数据输出显示。 存储回放单元435根据回放及监测频段的控制指令，将保存的频谱数据及该频谱
数据对应的视频滤波后的数据输出至显示单元434显示。 上述较佳实施例中，PC机43的接口单元432可选用其他类型的通信接口 ，不局限 于USB接口这类通信接口 ，相应地，FPGA处理单元32中的接口芯片交互单元325采用与PC 机43的通信接口匹配的交互单元。 本实用新型中频频谱监测装置硬件结构简单，只有少量的模拟电路，成本较低，体 积较小；由于采用带通采样定理，对卫星通信中频信号具有较强的针对性，采用了视频滤波 等方法，频谱显示效果较好，且该装置稳定可靠。 综上所述，以上为本实用新型的较佳实施例，并非用来限定本实用新型的保护范 围。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本 实用新型的保护范围之内。
权利要求一种中频频谱监测装置，其特征在于，该装置包括控制及处理单元、模拟数字转换A/D采样单元及现场可编程门阵列FPGA处理单元；所述现场可编程门阵列FPGA处理单元对模拟数字转换A/D采样单元输出的采样信号进行多级下变频处理获得基带信号；所述控制及处理单元将从所述现场可编程门阵列FPGA处理单元读取的基带信号快速傅立叶变换FFT处理后输出显示。
2. 根据权利要求1所述的装置，其特征在于，所述A/D采样单元包括模拟预处理单元及 A/D采样器；所述模拟预处理单元根据FPGA处理单元发送的关于模拟预处理的控制指令对输入的 中频信号进行带通滤波、放大及衰减，将衰减后的信号输出至A/D采样器；所述A/D采样器对衰减后的信号进行A/D带通采样，并产生固定频率的时钟信号，将A/ D采样后的信号及时钟信号输出至FPGA处理单元。
3. 根据权利要求1所述的装置，其特征在于，所述FPGA处理单元包括低压差分信号传 输LVDS接收单元、译码单元、多级变频单元、缓存单元及接口芯片交互单元；所述LVDS接收单元将A/D采样器输出的固定频率的时钟信号转换为主时钟信号输出 至所述译码单元及所述多级变频单元，将A/D采样器输出的低压差分信号传输LVDS标准的 采样信号转换为晶体管_晶体管逻辑TTL标准的信号输出至所述多级变频单元；所述译码单元根据所述LVDS接收单元发送的主时钟信号，对所述控制及处理单元发 送的关于模拟预处理及多级变频处理的控制指令进行解码，将解码后的关于模拟预处理的 控制指令发送至所述A/D采样单元，将解码后的关于多级变频处理的控制指令发送至所述 多级变频单元；所述多级变频单元根据LVDS接收单元输出的主时钟信号、译码单元输出的关于多级 变频处理的控制指令及多级下变频处理技术，将LVDS接收单元输出的中频信号转变为基 带信号输出至所述缓存单元；所述缓存单元根据多级变频单元的时钟信号将多级变频单元输出的基带信号存入缓 存区，根据所述控制及处理单元的时钟信号将从缓存区读取的基带信号输出至所述接口芯 片交互单元；所述接口芯片交互单元与所述控制及处理单元进行信号传输。
4. 根据权利要求1所述的装置，其特征在于，所述控制及处理单元包括FFT处理单元、 控制单元、显示单元及接口单元；所述控制单元将关于模拟预处理及多级变频处理的控制指令通过所述接口单元发送 至所述FPGA处理单元；所述FFT处理单元将所述接口单元从所述FPGA处理单元读取的基带信号进行FFT处 理获得频谱数据，将频谱数据视频滤波后输出至显示单元；所述显示单元将接收到的视频滤波后的频谱数据输出显示。
5. 根据权利要求4所述的装置，其特征在于，所述控制及处理单元进一步包括存储回 放单元；所述用于存储FFT处理后的频谱数据及该频谱数据对应的视频滤波后的数据的存储 回放单元，根据所述控制单元发送的回放及关于监测频谱范围的控制指令，输出该频谱范围对应的视频滤波后的数据至显示单元显示。
6. 根据权利要求2所述的装置，其特征在于，所述模拟预处理单元包括带通滤波器组、 放大器及衰减器；所述带通滤波器组根据FPGA处理单元发送的关于模拟预处理的控制指令，对输入的 中频信号进行抗混叠滤波，将滤波后的信号输出至所述放大器； 所述放大器对滤波后的信号进行放大后输出至所述衰减器；所述衰减器根据FPGA处理单元发送的关于模拟预处理的控制指令调节放大后信号的 功率，将衰减后的信号输出至A/D采样器。
7. 根据权利要求3所述的装置，其特征在于，所述多级变频单元包括一级下变频单元、 二级下变频单元及三级下变频单元；所述一级下变频单元根据LVDS接收单元输出的主时钟信号及译码单元发送的关于多 级变频处理的控制指令，采用划分信道的方式将监测频段所在信道搬移至零频，通过4倍 抽取及多相滤波后输出信号至二级下变频单元；所述二级下变频单元将LVDS接收单元输出的主时钟信号转变为所需频率的时钟信 号，根据译码单元发送的关于多级变频处理的控制指令，将输入信号与数控振荡器NC0输 出的正余弦信号混频，将监测频段调整至零频，经5倍抽取与多相滤波后输出信号至三级 下变频单元；所述三级下变频单元将LVDS接收单元输出的主时钟信号转变为所需频率的时钟信 号，根据译码单元发送的关于多级变频处理的控制指令，与NCO输出的正余弦信号混频，将 监测频段调整至零频，根据监测的频段选择多倍抽取及多相滤波，对二级下变频单元输出 的信号进行采样频率与带宽的调整，输出基带信号至所述缓存单元。
专利摘要本实用新型公开了一种中频频谱监测装置，该装置的现场可编程门阵列FPGA处理单元对模拟数字转换A/D采样单元输出的采样信号进行多级下变频处理获得基带信号；控制及处理单元将从所述现场可编程门阵列FPGA处理单元读取的基带信号快速傅立叶变换FFT处理后输出显示。本实用新型中频频谱监测装置通过将卫星通信中频信号多级变频到FFT处理的频段范围内，采用本实用新型中频频谱监测装置能够对中频信号进行实时监测，对卫星通信系统中频信号具有较强的针对性。
文档编号G01R23/165GK201464557SQ200920106528
公开日2010年5月12日 申请日期2009年3月16日 优先权日2009年3月16日
发明者刘涛, 卞韩城, 吴明明, 张锐, 杨舒农, 祁立学, 邵啸 申请人:邵啸;吴明明;祁立学;张锐;杨舒农;卞韩城;刘涛