专利名称：一种用于gps信号捕获算法的分段相关累加方法
技术领域：
本发明涉及GPS信号捕获技术中使用的方法，具体是一种属于部分匹配滤波并行频率捕获算法中的分段相关累加方法。
背景技术：
GPS卫星导航接收机基带数字信号处理主要用到捕获和跟踪两模块。捕获模块主要实现对卫星信号载波频率和伪码码相位的估算，为跟踪模块的载波环和码环提供频率和码相位的初始值，使跟踪模块精密而脆弱的载波环和码环能够正常工作并锁定卫星信号。在捕获模块运用的技术中，基于部分匹配滤波的并行频率捕获算法一直是重要的捕获算法之一。该算法通过对I路和Q路的零中频数字信号分别进行分段相关累加，不仅获得了扩频增益，而且也降低了数据速率，从而减少了后续快速傅里叶变换(FFT)模块的点数，降低了实现难度。虽然该算法不需要很复杂的傅里叶变换模块，但分段相关累加模块如果不进行优化设计，其实现往往需要耗费巨大的寄存器资源，极大的增加捕获模块的功耗。 基于此，对分段相关累加方法进行合理的设计，使其具有节省资源的特点，就成为该类捕获模块设计时的必然需求。
发明内容
基于以上捕获模块设计时的必然需求，本发明提出一种用于GPS信号捕获算法的分段相关累加方法，其技术方案如下一种用于GPS信号捕获算法的分段相关累加方法，它包括以下步骤步骤一初始化，包括同步顺序接收来自数字下变频的I、Q路零中频数字信号； 设定C/A码Ims内的周期采样点数H，半码片的采样点数A，以及一匹配滤波块的长度B以及所述匹配滤波块的个数C ；令D = B/A, D为整数；另设初始值为0的一变量k ；步骤二 除法判别，完成上述步骤一后，以k为被除数、D为除数，令其商为Y，余数为X，构造一二维向量[X，Y]4)若X = Y = 0，则按信号的序列顺序，分别读取一次B长度的I路、Q路的零中频数字信号和同序的B长度本地C/A码，各自存放于B长度的I路寄存器块、Q路寄存器块和C/A寄存器块中；然后k递增1 ；5)若Y > 0且X = 0，则继续读取A长度的I路、Q路的零中频数字信号，并各自存入所述I路寄存器块和Q路寄存器块；同时继续读取B长度的本地C/A码而存入所述C/ A码寄存器块；然后k递增1;6)若X > 0且Y > 0，则继续读取A长度的I路、Q路的零中频数字信号，并各自存入所述I路寄存器块和Q路寄存器块，然后k递增1 ；步骤三相关累加；在进行步骤二之后，将所述I路寄存器块、Q路寄存器块和C/A 寄存器块中的当前数据共同标记记为当前X、Y值对应的所述二维向量[X，Y]；再将此刻的所述I路寄存器块和Q路寄存器块中的数据分别与C/A码寄存器块中的数据作相关累加运算，每一个得到的运算结果仍对应所述二维向量[X，Y]，并各自保存；步骤四复位以k = D*C成立判据，若是，则将所述I路寄存器块、Q路寄存器块和C/A码寄存器块清空、k置零、所有所述I路、Q路零中频数字信号起始读取以及本地C/ A码的序列起始读取点按各序列的原始顺序重置，所述二维向量中X = Y = O ；若否，则仍回到步骤二判断k值的其他情况；步骤五读出将上一步骤得到的所述运算结果，按X的排序每一次将等X值标记的所有者读出，逐次全部进行FFT处理。作为本技术方案的优选者，在以上技术方案的基础之上，可以有如下的改进一较佳实施例中，所述I路寄存器块前级还设置一 I路输入缓冲区，所述Q路寄存器块前级还设置一 Q路输入缓冲区；该I路输入缓冲区和Q路输入缓冲区受时序电路的控制将对应的I路零中频数字信号和Q路零中频数字信号按其序列顺序分别传输至所述I路寄存器块和Q路寄存器块。一较佳实施例中，所述C/A码寄存器块前级具有一按序列顺序循环输出C/A码的存储器。一较佳实施例中，设置一行数为D，列数为C的存储矩阵，每一所述运算结果按所述二维向量[X，Y]存入该存储矩阵的第X行第Y列对应的单元；所述步骤五中将所述存储矩阵按行整行读出。在设有I路、Q路输入缓冲区的方案基础之上，一较佳实施例中，所述步骤四中所述I路输入缓冲区、Q路输入缓冲区在已有状态上分别读出(G*H-B*c)长度的数据，同时所述本地C/A码的读取指针恢复初始值，以重置各对应序列的起始读取点。作为以上技术方案所对应的装置，可以是如下的方案一种GPS信号捕获算法的分段相关累加装置，它包括一 I路输入缓冲器，其输入端连接来自数字下变频输出的I路零中频数字信号，其输出端连接一I路寄存器块；一 Q路输入缓冲器，其输入端连接来自数字下变频输出的Q路零中频数字信号，其输出端连接一Q路寄存器块；一 C/A码序列存储单元，其输出端连接一 C/A码寄存器块；在所述I路寄存器块与C/A码寄存器块之间具有I路相关累加器；所述Q路寄存器块与C/A码寄存器块之间具有Q路相关累加器；该I路相关累加器与Q路相关累加器输出端均连接至一第一缓冲寄存器；所述第一缓冲寄存器输出端连接一 RAM矩阵，该RAM矩阵通过一第二缓冲寄存器连接FFT处理模块；其中，所述I路寄存器块、Q路寄存器块和C/A码寄存器块的存储长度均为设定的匹配滤波块长度B ；所述RAM矩阵的行数为匹配滤波块长度除半码片采样点之商D ；所述 RAM矩阵的列数为匹配滤波块个数C ；另有一时序控制器同时连接所述I路输入缓冲器、Q 路输入缓冲器、C/A码序列存储单元和所述RAM矩阵。本发明带来的有益效果是1.将匹配滤波块长度作为I路、Q路和本地C/A码寄存器长度，使整个相关累加过程的寄存器资源占有量得到优化，节省了寄存器使用量.
2.采用D长度行数、C长度为列数的存储矩阵，优化路存储资源，也利于相加模块与后级FFT模块的衔接和读取。3.整个处理装置结构简洁，处理效率高。
以下结合附图实施例对本发明作进一步说明
图1是本发明有关分段累加方法的实施例流程图；图2是图1所示实施例对应的分段累加装置框图。
具体实施例方式如图1，本发明有关分段累加方法的实施例流程图；图2是图1所示实施例对应的分段累加装置框图。结合此二图予以说明从流程开始，初始化步骤10包括了设定C/A码Ims内的周期采样点数H = 16367667，半码片的采样点数A = 8，匹配滤波块的长度B = 664，以及所述匹配滤波块的个数C = 49，所以D = B/A = 83。特别的是，匹配滤波块的长度B设定为664是仿真后的一优化值，此长度664也是图2中I路寄存器块112、Q路寄存器块122以及C/A码寄存器块 102的长度。I路寄存器块112的输入端之前级具有I路输入缓冲器111，对应地，Q路寄存器块 122的输入端值前级具有Q路输入缓冲器121 ；I路、Q路输入缓冲器各自具有一个输入端 Iport和Qport，分别连接来自数字下变频后的I路和Q路正交信号；C/A寄存器块102的输入端前级是一个ROM形式的C/A码序列存储单元101，在时序控制器170的控制下，I路输入缓冲器111、Q路输入缓冲器121同步向其后级分别输出两路正交信号，同时C/A码序列存储单元也同步输出Ims周期循环的C/A码；此时I路寄存器块112、Q路寄存器块122 和C/A码寄存器块102开始受控各自接收序列并处理，进入除法判别步骤20。在除法判别步骤20中，以k (初始值0)为被除数、D为除数，令其商为Y，余数为X， 构造一二维向量[X，Y]，按照以下条件判别后分别处理1)步骤21中判断，若k = 0，即X = Y = 0，则在步骤22中向二维向量赋值为
，按信号的序列顺序，分别读取一次B长度的I路、Q路的零中频数字信号和同序的B长度本地C/A码，各自存放于I路寄存器块112、Q路寄存器块122和C/A寄存器块102中；然后k递增1 ；2)步骤23中判断，若k不为零且为D的η倍(η为整数)，即Y > 0且X = 0，则在步骤M中二维向量赋值为
，继续读取A长度的I路、Q路的零中频数字信号，并各自存入I路寄存器块112和Q路寄存器块122 ；同时继续读取B长度的本地C/A码而存入 C/A码寄存器块102 ；然后k递增1 ；3)如步骤23的判断，若k不为零且也不为D的整数倍，即可得X > 0且Y > 0，即转入步骤25，二维向量[X，Y]以非零形态出现；则继续读取A长度的I路、Q路的零中频数字信号，并各自存入I路寄存器块112和Q路寄存器块122，然后k递增1 ；以上1)、2)和3)三种情况，从实际序列的进行流程可知，自k值从0始逐渐递增， 每一次只会择其一而执行，每当执行一次，I路寄存器块112、Q路寄存器块122和C/A码寄存器块102中必然暂存相应的数据，同时会赋值一个具体的二维向量[X，Y]，每得到一个二维向量，则转入下一相关累加步骤30。在相关累加步骤30中，将所述I路寄存器块112、Q路寄存器块122和C/A寄存器块中102的当前数据共同标记记为当前X、Y值对应的所述所述二维向量[X，Y]；再将此刻的所述I路寄存器块112和Q路寄存器块122中的数据分别与C/A码寄存器块102中的数据作相关累加运算，对应地，处理部件为I路相关累加器113和Q路相关累加器123 ；每一个得到的运算结果仍对应此时已赋值的二维向量[X，Y]，并各自保存；每次相关累加步骤30 执行得到一个运算结果和其对应的二维向量[X，Y]，并按顺序保存这些对应的结果。确定每一个运算结果和对应的二维向量[X，Y]后，都会进入复位步骤40，该步骤的作用是判断一个完整进程中的所有由于分段相加的数据是否处理完毕，所以，参考k值的即时值，Wk = D*C为成立判据，在判断步骤41中若结果为是，则知所有数据已经分段相加并保存完毕，所以进入重置步骤42，将I路寄存器块112、Q路寄存器块122和C/A码寄存器块102清空、k置0、所有I路、Q路零中频数字信号起始读取以及本地C/A码的序列起始读取点按各序列的原始顺序重置，包括I路输入缓冲器111、Q路输入缓冲器121在已有状态上分别读出(G*H-B*C)长度的数据以达到重置各对应序列的起始读取点。二维向量中 X、Y均置0 ；若判断步骤41中，k = D*C的判断结果否，则意味用于匹配滤波分段相加的数据并未处理完毕，此时仍回到步骤二判断k值的其他情况，本例中，回到步骤23继续判断k值； 只要k并未递增至最终结果D*C，除法判别步骤20会反复进行，直至二维向量[X，Y]及其对应运算结果全部得以保存。此保存的方法，是通过每一次将运算结果经过第一缓冲寄存器130存入RAM矩阵140得到，该RAM矩阵为一二维存储环境，其行数为匹配滤波块长度B 除半码片采样点数A，即83 ；其列数为匹配滤波块个数C，即49。当复位步骤40得以完整执行，即RAM矩阵140存储结束后，进入读出步骤50 此读出步骤50中，在时序控制器170控制下，将RAM矩阵140存储的所有运算结果，按其行整行读出，经由第二缓冲器150到达后级的FFT处理模块160，逐行处理完成所有FFT变换； 此RAM矩阵140整行的输出方式，其每一行即对应二维向量[X，Y]中同一 X值下的所有向量组成的行。可见，在整个相关累加的处理过程中，寄存器块，不论是I路、Q路还是C/A码的寄存器块，其长度都不大于设定的匹配滤波块长度B，通过仿真优化，可以得到优化可控的寄存器长度，便利了寄存器资源的设计分配，也利于得到非常节省寄存器资源的相关累加模块。以上所述，仅为本发明较佳实施例而已，故不能依此限定本发明实施的范围，即依本发明专利范围及说明书内容所作的等效变化与修饰，皆应仍属本发明涵盖的范围内。
权利要求
1.一种用于GPS信号捕获算法的分段相关累加方法，其特征在于它包括以下步骤步骤一初始化，包括同步顺序接收来自数字下变频的I、Q路零中频数字信号；设定C/A码Ims内的周期采样点数H，半码片的采样点数A，以及一匹配滤波块的长度B以及所述匹配滤波块的个数C ；令D = B/A, D为整数；另设初始值为0的一变量k ；步骤二 除法判别，完成上述步骤一后，以k为被除数、D为除数，令其商为Y，余数为X， 构造一二维向量[X，Y]1)若X= Y = 0，则按信号的序列顺序，分别读取一次B长度的I路、Q路的零中频数字信号和同序的B长度本地C/A码，各自存放于B长度的I路寄存器块、Q路寄存器块和C/ A寄存器块中；然后k递增1;2)若Y> 0且X = 0，则继续读取A长度的I路、Q路的零中频数字信号，并各自存入所述I路寄存器块和Q路寄存器块；同时继续读取B长度的本地C/A码而存入所述C/A码寄存器块；然后k递增1 ；3)若X> 0且Y > 0，则继续读取A长度的I路、Q路的零中频数字信号，并各自存入所述I路寄存器块和Q路寄存器块，然后k递增1 ；步骤三相关累加；在进行步骤二之后，将所述I路寄存器块、Q路寄存器块和C/A寄存器块中的当前数据共同标记记为当前X、Y值对应的所述所述二维向量[X，Y]；再将此刻的所述I路寄存器块和Q路寄存器块中的数据分别与C/A码寄存器块中的数据作相关累加运算，每一个得到的运算结果仍对应所述二维向量[X，Y]，并各自保存；步骤四复位= D*C成立判据，若是，则将所述I路寄存器块、Q路寄存器块和C/ A码寄存器块清空、k置零、所有所述I路、Q路零中频数字信号起始读取以及本地C/A码序列的起始读取点按各序列的原始顺序重置，所述二维向量中X = Y = O ；若否，则仍回到步骤二判断k值的其他情况；步骤五读出将上一步骤得到的所述运算结果，按X的排序每一次将等X值标记的所有者读出，逐次全部进行FFT处理。
2.根据权利要求1所述一种用于GPS信号捕获算法的分段相关累加方法，其特征在于 所述I路寄存器块前级还设置一 I路输入缓冲区，所述Q路寄存器块前级还设置一 Q路输入缓冲区；该I路输入缓冲区和Q路输入缓冲区受时序电路的控制将对应的I路零中频数字信号和Q路零中频数字信号按其序列顺序分别传输至所述I路寄存器块和Q路寄存器块。
3.根据权利要求1所述一种用于GPS信号捕获算法的分段相关累加方法，其特征在于 所述C/A码寄存器块前级具有一按序列顺序循环输出C/A码的存储器。
4.根据权利要求1所述一种用于GPS信号捕获算法的分段相关累加方法，其特征在于 设置一行数为D，列数为C的存储矩阵，每一所述运算结果按所述二维向量[X，Y]存入该存储矩阵的第X行第Y列对应的单元；所述步骤五中将所述存储矩阵按行整行读出。
5.根据权利要求2所述一种用于GPS信号捕获算法的分段相关累加方法，其特征在于 所述步骤四中所述I路输入缓冲区、Q路输入缓冲区在已有状态上分别读出(G*H-B*C)长度的数据，同时所述本地C/A码的读取指针恢复初始值，以重置各对应序列的起始读取点。
6.一种GPS信号捕获算法的分段相关累加装置，其特征在于它包括一 I路输入缓冲器，其输入端连接来自数字下变频输出的I路零中频数字信号，其输出端连接一I路寄存器块；一 Q路输入缓冲器，其输入端连接来自数字下变频输出的Q路零中频数字信号，其输出端连接一 Q路寄存器块；一 C/A码序列存储单元，其输出端连接一 C/A码寄存器块；在所述I路寄存器块与C/A码寄存器块之间具有I路相关累加器；所述Q路寄存器块与C/A码寄存器块之间具有Q路相关累加器；该I路相关累加器与Q路相关累加器输出端均连接至一第一缓冲寄存器；所述第一缓冲寄存器输出端连接一 RAM矩阵，该RAM矩阵通过一第二缓冲寄存器连接 FFT处理模块；其中，所述I路寄存器块、Q路寄存器块和C/A码寄存器块的存储长度均为设定的匹配滤波块长度B ；所述RAM矩阵的行数为匹配滤波块长度除半码片采样点之商D ；所述RAM矩阵的列数为匹配滤波块个数C ；另有一时序控制器同时连接所述I路输入缓冲器、Q路输入缓冲器、C/A码序列存储单元和所述RAM矩阵。
全文摘要
本发明公开了一种用于GPS信号捕获算法的分段相关累加方法，其特征在于设定匹配滤波块的长度作为I路、Q路寄存器块和本地C/A码寄存器块的长度，同时利用一系列除法判别的结果将得到的分段相关数据进行储存，最后输出至后级的FFT处理模块。本技术方案使整个相关累加过程的寄存器资源占有量得到优化，一方面节省了寄存器使用量，利于设计。
文档编号G01S19/30GK102426370SQ20111026326
公开日2012年4月25日 申请日期2011年9月6日 优先权日2011年9月6日
发明者林世俊, 石江宏, 陈辉煌 申请人:厦门大学