一种逐次逼近模数转换器装置的制造方法
【技术领域】
[0001]本发明属于集成电路设计领域，具体涉及一种逐次逼近模数转换器装置。
【背景技术】
[0002]自20世纪80年代初期，数字信号处理算法的功能日益增强，由于数字信号的诸多优点，比如可以设计成精确的线性相位系统、对环境变化不敏感、易于集成等，许多类型的信号处理已转移到数字领域。但是自然界产生的信号，至少在宏观上是模拟量。这就需要一个模拟世界与数字世界的一个接口电路，ADC(模数转换器)就扮演着一个这样的角色。ADC就是把一个模拟的信号经过量化处理转化成相应的数字信号，交由后续数字电路进行处理。模数转换器是现代通信系统中不可或缺的重要模块，它是模拟电路和数字电路的接口电路。
[0003]对于一个N比特的传统结构的逐次逼近型ADC，如图1所示，由采样保持模块、比较器、逐次逼近控制模块和DAC(数模转换器)组成。其工作原理如下:采样保持模块在第一个时钟周期采样输入信号Vin，输出信号VS&H，该信号在后面连续的N个时钟周期内保持不变。比较器比较信号VS&H和来自DAC的输出信号VDAe。逐次逼近控制模块根据比较器的输出，产生ADC输出信号，该ADC输出信号同时输入给数模转换器，由数模转换器对该信号进行转换，并输出到比较器，与信号VS&H进行比较。一般每个时钟周期确定ADC —个比特，传统结构的逐次逼近型ADC的一次输出一般需要N+1个时钟周期。传统结构的逐次逼近型ADC只具有中等转换精度和中等转换速度，结构简单，虽然可以做到很低的功耗和较小的芯片面积，但由于器件失配和噪声的影响，在一些需要高转换精度的低压系统应用场合中，就无法满足实用要求，如现代低压低功耗通信系统的应用领域。
【发明内容】
[0004]本发明提供一种逐次逼近模数转换器装置，进一步提高了逐次逼近型ADC的转换精度，使其满足现代低压低功耗通信系统的高性能要求。
[0005]为达到上述目的，本发明提供以下技术方案:
[0006]—种逐次逼近模数转换器装置，包括采样保持模块和N位数模转换器；所述采样保持模块对输入的模拟信号进行采样，并输出采样信号Vsample，所述N位数模转换器将输入数字信号转换为模拟信号Vdac ;还包括:钟控比较器、逐次逼近控制模块、参考延时模块及快慢检测模块。
[0007]所述钟控比较器根据采样信号Vsample和模拟信号Vdac输出比较信号VC0MP给所述逐次逼近控制模块，所述钟控比较器还输出比较结束信号RDY给所述快慢检测模块。
[0008]所述参考延时模块输出延时时钟信号CLK_Tth给所述快慢检测模块。
[0009]所述快慢检测模块检测所述比较结束信号RDY输出第一快慢信号SL0W1或第二快慢信号SL0W2给所述逐次逼近控制模块。
[0010]所述逐次逼近控制模块对比较位逐位置1输出N位二进制数据DN?D1作为所述N位数模转换器的输入数字信号，所述逐次逼近控制模块还检测所述第一快慢信号SL0W1或第二快慢信号SL0W2、比较信号VCOMP，并确定输出的N位二进制数据DN?D1，直至逐位比较结束后输出N位二进制数据DN?D1作为所述逐次逼近模数转换器装置的输出。
[0011]优选的，所述第一快慢信号SL0W1为高电平时，所述逐次逼近控制模块检测所述比较信号VC0MP的电平；如果所述VC0MP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1。
[0012]所述第一快慢信号SL0W1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN?D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SL0W2，如果所述第二快慢信号SL0W2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SL0W2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减1输出作为所述逐次逼近模数转换器装置的输出。
[0013]优选的，所述钟控比较器的第一输入信号Vcomin是所述采样信号Vsample与所述模拟信号Vdac的差值，所述钟控比较器的第二输入信号是接地电平GND。
[0014]当所述钟控比较器的时钟信号CLK为高电平时，所述钟控比较器对输入信号进行比较。
[0015]当所述钟控比较器的时钟信号CLK为低电平时，所述钟控比较器保持比较结果。
[0016]所述钟控比较器的第一输入信号Vcomin小于所述钟控比较器的亚稳态值A V?时，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。
[0017]优选的，所述钟控比较器包括:差分比较器、第一反相器、第二反相器、异或门和RS锁存器。
[0018]所述第一反相器的输入端与所述差分比较器第一输出端相连，所述第一反相器的输出端与所述异或门的第一输入端相连。
[0019]所述第二反相器的输入端与所述差分比较器第二输出端相连，所述第二反相器的输出端与所述异或门的第二输入端相连。
[0020]所述RS锁存器的第一输入端连接所述差分比较器的第一输出端，所述RS锁存器的第二输入端连接所述差分比较器的第二输出端，所述RS锁存器的第三输入端连接时钟信号CLK，所述RS锁存器的第一输出端作为所述钟控比较器的第一输出端，输出所述比较信号VC0MP。
[0021]所述异或门的输出端作为所述钟控比较器的第二输出端，输出所述比较结束信号RDY。
[0022]优选的，所述参考延时模块的第一输入信号为时钟信号CLK，与所述钟控比较器的时钟信号CLK相同，所述参考延时模块的第二输入信号Vctl控制所述参考延时模块对时钟信号CLK延时的阈值时间Tth值。
[0023]所述延时时钟信号CLK_Tth是时钟信号CLK延时Tth时间的时钟信号。
[0024]优选的，所述延时时钟信号CLK_Tth控制所述快慢检测模块的输出，在所述延时时钟信号CLK_Tth上升沿时，所述快慢检测模块检测所述比较结束信号RDY的电平值。
[0025]如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SL0W1或所述第二快慢信号SL0W2为低电平，如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SL0W1或所述第二快慢信号SL0W2为高电平。
[0026]优选的，所述逐次逼近控制模块包括:逻辑控制模块和就近判断逻辑模块。
[0027]所述比较信号VC0MP作为所述逻辑控制模块的输入信号，所述逻辑控制模块逐位置1输出N位二进制数据DN?D1作为所述N位数模转换器的输入数字信号，直至逐位比较结束后输出N位二进制数据DN?D1作为所述逐次逼近模数转换器装置的输出。
[0028]所述第一快慢信号SL0W1或所述第二快慢信号SL0W2作为所述就近判断逻辑模块的输入信号，所述就近判断逻辑模块控制所述逻辑控制模块输出N位二进制数据DN?D1。
[0029]优选的，所述第一快慢信号SL0W1为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1加1输出。
[0030]所述第一快慢信号SL0W1为高电平时，所述就近判断逻辑模块不输出控制，所述逻辑控制模块检测所述比较信号VC0MP的电平；如果所述VC0MP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1。
[0031]所述第二快慢信号SL0W2为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1减1输出，作为所述逐次逼近模数转换器装置的输出。
[0032]所述第二快慢信号SL0W2为高电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1减2输出，作为所述逐次逼近模数转换器装置的输出。
[0033]优选的，所述就近判断逻辑模块控制所述逐次逼近模数转换器装置的输出，所述逐次逼近模数转换器装置的一次输出所需的时间小等于N+3个时钟周期，且大等于4个时钟周期。
[0034]本发明提供一种逐次逼近模数转换器装置，相较传统的逐次逼近型模数转换器，通过判断比较器的比较速度，并采用本发明提出的就近判断逻辑，可有效的提高模数转换器的精度。就近判断逻辑是指通过逻辑电路对比较器的比较速度进行判断，进而对ADC的最低有效比特进行优化。本发明的电路结构和控制逻辑简单，易于实现，特别适合应用于对精度要求较高的通信系统等应用场合。
【附图说明】
[0035]为了更清楚地说明本发明的具体实施例，下面将对实施例中所需要使用的附图作简单地介绍。
[0036]图1:是现有技术逐次逼近模转换器结构示意图；
[0037]图2:是本发明提供的一种逐次逼近模数转换器装置结构示意图；
[0038]图3:是本发明实施例提供的逐次逼近模数转换器装置的时序图；
[0039]图4:是本发明实施例提拱的钟控比较器亚稳态特性示意图；
[0040]图5:是本发明实施例提供的一种钟控比较器结构示意图。
【具体实施方式】
[0041]为了使本技术