专利名称：一种低功耗逐次逼近型模数转换器的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种低功耗逐次逼近型模数转换器。
背景技术：
图1为传统的逐次逼近型模数转换器，主要包括数模转换器(DAC) 11、比较器12、时钟源13以及逐次逼近逻辑电路14。
其中，逐次逼近逻辑电路14由数据寄存器141和移位寄存器142组成。移位寄存器142是一个由若干移位寄存单元142i 142n组成的阵列，每个移位寄存单元都具有一个数据输入端D，一个输出端Q, —个·时钟输入端Ck ;其中，移位寄存单元142i的数据输入端都耦合到上一级142^的输出端，第一个移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，第i个移位寄存单元142i的输出端耦合到移位寄存器142的第i个输出端(移位寄存器142包含若干个输出端)。
数据寄存器141包含一个由数据寄存单元Hl1 141n组成的阵列，数据寄存单元141 具有数据输入端D，输出端Q。数据寄存单元Hli的数据输入端D耦合到比较器12的输出端，其的输出端Q耦合到数模转换器11的第i位输入lli。
比较器12用来比较外部输入信号15与数模转换器的输出信号112的大小，其工作时钟131由时钟源13提供。比较器12在工作时钟的逻辑电平发生跳变的时候工作。具体的:逻辑门16用来检测比较器的比较是否完成，在图1的电路中，逻辑门16为或门。比较器复位的时候，其两个输出信号121与122均为逻辑0，逻辑门16的输出161为逻辑0，比较器12在时钟源输出131的逻辑电平发生跳变时工作，输出信号121与122中的一个由逻辑O跳变为1，使得逻辑门16的输出161由逻辑O跳变到逻辑1，触发移位寄存器142。如果在161跳变以前，移位寄存器142的第1-Ι位输出端为高，第i位输出端为低，那么在逻辑门16的输出161跳变以后，移位寄存器的第i位输出端也由低变为高。然后，第i个数据寄存单元142i被触发，使得其输出端捕捉比较器的输出121的值。由于数据寄存单元142,输出端同时也是数模转换器11的输入端Ili，在数据寄存单元142i输出端的输出信号发生变化时，数模转换器11的输出至比较器12的信号也相应的改变，输入到比较器12，等待时钟131的下一次跳变。这个过程一直进行下去，移位寄存器142的η位输出依次跳变为高，数据寄存器141里面的数据寄存单元依次被触发，存储比较器的比较结果，直到所有的数据寄存单元用完。此时数据寄存器141的η位输出就是该逐次逼近型模数转换器的输出。
在图1所示的一种实现方案中，移位寄存单元1421和数据寄存单元Hli均为常见的D (阻塞)触发器。它有多种实现形式，比如说静态D触发器或者动态D触发器，动态D触发器相对静态D触发器，有着结构简单，速度高，功耗低的优点。然而，由于工艺和设计技术的进步，数模转换器11和动态比较器12的功耗越来越低，逐次逼近逻辑电路14的功耗占到了整体功耗的50%以上，因此需要对该模块进行重新设计以节省功耗。
如图2所示，为传统的移位寄存器中可复位动态D触发器的电路原理图在复位阶段，时钟Ck处于逻辑低电平，复位晶体管1430处于导通状态，节点1434与1435均被充到逻辑高电平。如果数据输入端D为逻辑低电平，节点1433被充到逻辑高电平，使得晶体管1425处于导通状态。当时钟由逻辑低电平跳变为逻辑高电平时，晶体管1426截止，晶体管1424导通，对节点1434进行放电；受其影响，节点1435先处于放电过程，然后重新充电，而该过程导致了从电源到地的电流浪费。
另外，研究人员尝试对传统的动态D触发器进行改进，如图3所示，它在传统的动态D触发器电路基础上添加了一个PMOS (P型金属氧化物半导体)管；但是，改进后的电路只是减小了前述的电流浪费，其代价是电路更复杂，逻辑延迟更大。发明内容
本发明的目的是提供一种低功耗逐次逼近型模数转换器，降低了移位寄存器的功耗。
本发明的目的是通过以下技术方案实现的:
一种低功耗逐次逼近型模数转换器，包括:逐次逼近逻辑电路，该逐次逼近控制逻辑电路包括由若干移位寄存单元组成的移位寄存器；
其中，所述移位寄存器中的移位寄存单元包括:第一、第二、第三、第四、第五与第六晶体管，第一与第二电位；
所述第一晶体管的源端耦合到所述第一电位，其漏端耦合到所述第二晶体管的漏端；所述第二晶体管的源端耦合到所述第三晶体管的漏端，所述第三晶体管的源端耦合到所述移位寄存单元的第二电位，所述第四晶体管的源端耦合到所述移位寄存单元的第一电位，所述第四晶体管的漏端耦合到所述第五晶体管的源端，所述第五晶体管的漏端耦合到所述第六晶体管的漏端，所述第六晶体管的源端耦合到所述移位寄存单元的第二电位；
所述第一与第三晶体管的栅端耦合到所述移位寄存单元的数据输入端，所述第二与第五晶体管的栅端耦合到所述移位寄存单元的时钟输入端，所述第一与第二晶体管的漏端耦合到第四晶体管的栅端，所述第六晶体管的栅端耦合到所述移位寄存单元的复位端；所述第六晶体管的漏端耦合到所述移位寄存单元的输出端。
所述第一、第四、第五晶体管为阳性P型金属氧化物半导体MOS晶体管，第二、第三、第六晶体管为阴性η型MOS晶体管。
所述第一、第四、第五晶体管为η型MOS晶体管，第二、第三、第六晶体管为P型MOS晶体管。
由上述本发明提供的技术方案可以看出，通过提供一种移位寄存器中替代电路，降低了功耗；并且，还精简了元件数量，缩小了模块面积。
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术中提供的一种传统的逐次逼近型模数转换器的示意图2为本发明背景技术中提供的一种移位寄存单元的示意图3为本发明背景技术中提供的又一种移位寄存单元的示意图4为本发明实施例提供的一种低功耗逐次逼近型模数转换器的示意图5为本发明实施例提供的一种移位寄存单元的示意图6为本发明实施例提供的一种移位寄存单元的时钟输入端信号下降沿来临时刻的状态的示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
实施例
如图4-图5为本发明实施例提供的一种低功耗逐次逼近型模数转换器及移位寄存单元的结构示意图。
参见图4，本实施例提供的低功耗逐次逼近型模数转换器主要包括:数模转换器41、比较器42、逐次逼近逻辑电路44与时钟源43 ;所述数模转换器41的输入端与所述逐次逼近逻辑电路44的输出端相连；所述比较器42的输出端与所述逐次逼近逻辑电路44输入端相连，且其输入端与数模转换器41及外部信号45的输出端相连，用于比较外部输入信号与数模转换器41的输出信号的大小；所述时钟源43与所述比较器42相连，用于控制所述比较器42 ；
所述逐次逼近控制逻辑电路44包括移位寄存器442与数据寄存器441 ;所述移位寄存器442与数据寄存器441中均包括若干寄存单元组成的阵列，且所述移位寄存器442中的移位寄存单元(442i 442n)与所述数据寄存器441中的数据寄存单元UM1 441n)一对一相连。
参见图5，其中，所述移位寄存器442中的移位寄存单元包括:第一、第二、第三、第四、第五与第六晶体管(4421-4426)，第一与第二电位(4427-4428)；
所述第一晶体管4421的源端耦合到所述第一电位4427 (电源)，其漏端耦合到所述第二晶体管4422的漏端；所述第二晶体管4422的源端耦合到所述第三晶体管4423的漏端，所述第三晶体管4423的源端耦合到所述移位寄存单元442,的第二电位4428 (接地)，所述第四晶体管4424的源端耦合到所述移位寄存单元442i的第一电位4427，所述第四晶体管4424的漏端耦合到所述第五晶体管4425的源端，所述第五晶体管4425的漏端耦合到所述第六晶体管4426的漏端，所述第六晶体管4426的源端耦合到所述移位寄存单元442i的第二电位4428 ；
所述第一与第三晶体管(4421与4423)的栅端耦合到所述移位寄存单元442,的数据输入端，所述第二与第五晶体管(4422与4425)的栅端耦合到所述移位寄存单元442i的时钟输入端Ck，所述第一与第二晶体管(4421与4422)的漏端耦合到第四晶体管4424的栅端，所述第六晶体管4426的栅端耦合到所述移位寄存单元442,的复位端；所述第六晶体管4426的漏端耦合到所述移位寄存单元442,的输出端。
以上为本实施例提供的一种低功耗逐次逼近型模数转换器所包含的元件及其连接关系。下面针对其工作原理做详细说明:在逐次逼近型模数转换器42的复位阶段，时钟输入端 :力逻辑高电平，第二晶体管4422导通，第一与第三晶体管(4421与4423)构成反相器，第五晶体管4425截止，移位寄存单元的输出被第六晶体管4426下拉到逻辑低电平。移位寄存器中的第一个移位寄存单元的输入为逻辑高电平，节点4429变为逻辑低电平；虽然第四晶体管4424处于导通状态，但由于其第五晶体管4425处于截止状态，其输出的Ck依然保持低电平。其余移位寄存单元4422 442η的输入均为逻辑低电平，节点44292 4429η变为逻辑高电平，第六晶体管截止，复位阶段结束。
如图6所示，当时钟输入端茂由逻辑高电平跳变为低电平时，移位寄存器中的第一个移位寄存单元442i*的第二晶体管4422i截止，第五晶体管4425i导通，此时由第一到第三晶体管(442^与4425J构成的支路断开，由第四到第六晶体管(442七与4426J构成的支路导通，移位寄存器中的移位寄存单元442i 442n将原来存储于节点442% 4429n的逻辑电平反相后送到输出端Ck1 Ckn。如此，随着时钟输入茂下降沿的到达，移位寄存器442中的输出端Ck1 Ckn依次由逻辑低电平跳变为高电平。
通过上述工作原理的描述可知，本实施例提供的一种低功耗逐次逼近型模数转换器中并没有瞬时从电源到地的放电通路，因此，没有电流的浪费。除此以外，该转换器中不存在反复充放电的节点，而且，时钟输入端？^驱动的晶体管数目由的传统动态D触发器的4个削减为2个，进一步减少了时钟输入端的驱动功耗。
另外，通常情况下，第一、第四、第五晶体管为P (阳性)型MOS (金属氧化物半导体)晶体管，第二、第三、第六晶体管为η (阴性)型MOS晶体管。但若改变数据寄存器421的极性，使得它可以由下降沿触发，那么移位寄存单元里的第一、第四、第五晶体管可以为η型MOS晶体管，第二、第三、第六晶体管可以为P型MOS晶体管；相应的第一电平为接地，第二电平为电源，以及移位寄存单元的复位信号，时钟信号，以及移位寄存器的输入均相应的改变极性。
本发明实施例通过提供一种移位寄存器中替代电路，降低了功耗；并且，还精简了元件数量，缩小了模块面积。
以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范 围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
权利要求
1.一种低功耗逐次逼近型模数转换器，其特征在于，包括:逐次逼近逻辑电路，该逐次逼近控制逻辑电路包括由若干移位寄存单元组成的移位寄存器； 其中，所述移位寄存器中的移位寄存单元包括:第一、第二、第三、第四、第五与第六晶体管，第一与第二电位； 所述第一晶体管的源端耦合到所述第一电位，其漏端耦合到所述第二晶体管的漏端；所述第二晶体管的源端耦合到所述第三晶体管的漏端，所述第三晶体管的源端耦合到所述移位寄存单元的第二电位，所述第四晶体管的源端耦合到所述移位寄存单元的第一电位，所述第四晶体管的漏端耦合到所述第五晶体管的源端，所述第五晶体管的漏端耦合到所述第六晶体管的漏端，所述第六晶体管的源端耦合到所述移位寄存单元的第二电位； 所述第一与第三晶体管的栅端耦合到所述移位寄存单元的数据输入端，所述第二与第五晶体管的栅端耦合到所述移位寄存单元的时钟输入端，所述第一与第二晶体管的漏端耦合到第四晶体管的栅端，所述第六晶体管的栅端耦合到所述移位寄存单元的复位端；所述第六晶体管的漏端耦合到所述移位寄存单元的输出端。
2.根据权利要求1所述的低功耗逐次逼近型模数转换器，其特征在于，所述第一、第四、第五晶体管为阳性P型金属氧化物半导体MOS晶体管，第二、第三、第六晶体管为阴性η型MOS晶体管。
3.根据权利要求1所述的低功耗逐次逼近型模数转换器，其特征在于，所述第一、第四、第五晶体管为η型MOS晶体管，第二、第三、第六晶体管为P型MOS晶体管。
全文摘要
本发明公开了一种低功耗逐次逼近型模数转换器，其特征在于，包括逐次逼近逻辑电路，该逐次逼近控制逻辑电路包括由若干移位寄存单元组成的移位寄存器；其中，所述移位寄存器中的移位寄存单元包括第一、第二、第三、第四、第五与第六晶体管，第一与第二电位。通过采用本发明公开的逐次逼近型模数转换器避免了使用时的功耗浪费。
文档编号H03M1/38GK103152051SQ201310068310
公开日2013年6月12日 申请日期2013年3月4日 优先权日2013年3月4日
发明者贺林, 杨家琪, 姚立斌, 林福江 申请人:中国科学技术大学