逐次逼近adc超低功耗电容阵列及其逻辑控制方法
【技术领域】
[0001] 本发明属于集成电路技术领域，尤其涉及一种用于逐次逼近ADC的超低功耗电容 阵列及其逻辑控制方法。
【背景技术】
[0002] 以电容阵列为主体结构的电荷再分配型逐次逼近（SAR)ADC凭借其低功耗优势获 得了广泛应用，随着CMOS集成电路设计技术的进步及工艺特征尺寸的减小，SoC规模越来 越大，尤其在神经信号记录（EEG、EC0G等）植入式生物电子学系统中，嵌入其中的ADC需要 具备超低功耗、小型化的特点，传统的电荷再分配型SARADC电容阵列的规模随ADC位数呈 指数倍增长，不利于面积、功耗以及速度优化。图1所示的是传统N-bit全差分电荷再分配 型SARADC结构，其电容阵列共包括2N+1个单位电容。一方面，受匹配精度以及噪声性能的 约束，不仅电路面积较大，工艺成本高，而且电容阵列的动态功耗较大；另一方面，大规模的 电容阵列，致使SARADC的输入电容较大，不仅影响ADC采样速率的提高，而且要求模拟前 端（AFE)电路具有较强的驱动能力，影响AFE电路以及整个SoC的低功耗优化。
【发明内容】
[0003] 本发明的目的在于克服上述现有技术的缺点，提供一种逐次逼近ADC超低功耗电 容阵列及其逻辑控制方法，其具有超低功耗、小型化电容阵列及逻辑控制方式，能显著降低 SARADC的功耗，减小芯片面积，节省成本，同时能提高电容阵列匹配性设计的灵活性。
[0004] 本发明的目的是通过以下技术方案来实现的：
[0005] 本发明的逐次逼近ADC超低功耗电容阵列，包括两组分别连接在比较器的两输入 端的（N-2)-bit二进制电容阵列，每组（N-2)-bit二进制电容阵列通过开关阵列连接电压 基准V^V^Gnd;每组（N-2)-bit二进制电容阵列由电容QCpQ、……CN2连接组成，其 中N为自然数；第一组（N-2)-bit二进制电容阵列的电容C。、^、^、……CN2的一端分别连 接差分输入信号V1P，各电容的另一端分别通过开关阵列中的开关连接至电压基准Vraf， Gnd;第二组（N-2)-bit二进制电容阵列的电容C。、Q、C2、……CN2的一端分别连接差分输 入信号Vin，另一端分别通过开关阵列中的开关连接至电压基准Vraf，VM，Gnd;比较器的输出 端连接逐次逼近逻辑控制单元SARLogic，根据比较器的输出，所述逐次逼近逻辑控制单元 SARLogic在时钟信号elk和soc的作用下实现对电容阵列开关的逻辑控制，并产生ADC的 数字输出BQ-BN:。
[0006] 进一步，以上C〇=Cp(；= 2C丄pi= 1 ~N-2。
[0007] 进一步，与第一组（N-2)_bit二进制电容阵列连接的开关阵列为第一开关阵列， 第一开关阵列由开关SQp、Slp、S2p、......s(N2：)p组成。
[0008] 进一步，与第二组（N-2)_bit二进制电容阵列连接的开关阵列为第二开关阵列， 第二开关阵列由开关SQn、Sln、S2n、......s(N2)"组成。
[0009] 本发明还提出一种上述逐次逼近ADC超低功耗电容阵列的逻辑控制方法：
[0010] ⑴在采样阶段，采取开关阵列时序初始化技术，s(N2)n=S(N2)P="1"，s(N3)n= S(n4)n=......Sln=S〇n= "0"，S(N3)p=S(N4)p=......Slp=S〇p= "0"，根据BN :的结果改变 S(N2) (S(N2)n或者s2)p)的值，输出较大的电容阵列所对应的最高位开关的控制信号S(N2)由 "1"接至"0"，进而再次比较电容阵列输出的大小，产生第二位数字输出BN2;"1"和"0"分 别代表相应开关将其所对应的电容连接至Vraf和Gnd;
[0011] (2)通过采用上极板采样以及开关阵列逻辑时序初始化技术，在产生最高位和第 二位数字输出的过程中不需要基准提供能耗；在产生第三位数字输出BN3时，若为上跳变， 电容阵列开关控制信号由"1〇〇……0"变为"11/21/2……1/2"，能耗为-CN2Vraf2/2 ;若为 下跳变，电容阵列开关控制信号由" 100……0"变为" 1/200……0"，能耗也为-CN2Vraf2/2 ; " 1/2 "代表相应开关将其所对应的电容连接至V。^，VM=Vraf/2。
[0012] 进一步，以上方法中，在产生前三位的数字输出BNi_BN3之后，在后续的转换过程 中电容阵列采取单调切换逻辑控制方式，每个时钟周期内仅有一个电容发生连接关系的变 化。
[0013] 进一步，以上根据第二位数字输出BN2的不同，电容阵列的共模输出电平的变化呈 现两种趋势：
[0014] 1)若BN2输出逻辑1，电容阵列需要发生上跳变以产生第三位输出BN3，电容阵列 共模输出电平在逐次逼近过程中逐渐逼近V"f/2 ;
[0015] 2)若BN2输出逻辑0,电容阵列需要发生下跳变以产生第三位输出BN3，电容阵列 共模输出电平在逐次逼近过程中逐渐逼近V"f/4。
[0016] 本发明具有以下有益效果：
[0017] 本发明提供的电容阵列结构具有明显的优势，电容阵列规模和开关数目仅为传统 电荷再分配结构的25%和38. 5%，在不考虑寄生电容能耗的情况下，电容阵列能耗仅为传 统结构的1.2%，在考虑寄生电容能耗的情况下，以Cpt= 0.lCtot，Cpb= 0. 15C为例，本发明 提供的电容阵列的能耗仅为传统电荷再分配结构的1. 4%。
【附图说明】
[0018] 图1为传统电荷再分配型SARADC结构；
[0019] 图2为本发明的新型SARADC结构；
[0020] 图3为本发明的4-bitA/D转换实施例；
[0021]a，最高两位数字输出的产生，
[0022]b，最低两位数字输出的产生；
[0023] 图4为本发明实施例中逻辑控制方式对转换波形的改善；
[0024] 图5为本发明实施例中逻辑控制方式对寄生电容功耗的改善；
[0025] 图6为本发明10-bit实施例和传统电荷再分配结构的能耗曲线；
【具体实施方式】
[0026] 本发明首先提出逐次逼近ADC超低功耗电容阵列：包括两组分别连接在比较器的 两输入端的（N-2)-bit二进制电容阵列，每组（N-2)-bit二进制电容阵列通过开关阵列连 接电压基准Vraf，V。^，Gnd;每组（N-2) -bit二进制电容阵列由电容C。、Q、C2、……CN2连接 组成，其中N为自然数；第一组（N-2)-bit二进制电容阵列的电容……CN2的一 端分别连接差分输入信号V1P，各电容的另一端分别通过开关阵列中的开关连接至电压基准 Vraf，VM，Gnd;第二组（N-2)-bit二进制电容阵列的电容C。、Q、C2、……CN2的一端分别连 接差分输入信号Vin，另一端分别通过开关阵列中的开关连接至电压基准Vraf，VM，Gnd;比较 器的输出端连接逐次逼近逻辑控制单元SARLogic，根据比较器的输出，所述逐次逼近逻辑 控制单元SARLogic在时钟信号elk和soc的作用下实现对电容阵列开关的逻辑控制，并 产生ADC的数字输出BQ-BN1。
[0027] 其中以上CQ=CpC1= 2Cipi= 1~N-2。与第一组（N-2)_bit二进制电容阵 列连接的开关阵列为第一开关阵列，第一开关阵列由开关S^s^s%、……S(N2)P组成。与 第二组（N-2)-bit二进制电容阵列连接的开关阵列为第二开关阵列，第二开关阵列由开关 S〇n、Sln、S2n、......s(N 加组成。
[0028] 基于以上逐次逼近ADC超低功耗电容阵列的逻辑控制方法如下：
[0029] (1)在采样阶段，采取开关阵列时序初始化技术，S(N2)n=S(N2)P="1"，s(N3)n = S(n4)n=......Sln=S〇n= "0"，S(N3)p=S(N4)p=......Slp=S〇p= "0"，根据BN :的结果改变 S(N2) (S(N2)n或者s2)p)的值，输出较大的电容阵列所对应的最高位开关的控制信号S(N2)由 "1"接至"0"，进而再次比较电容阵列输出的大小，产生第二位数字输出BN2;"1"和"0"分 别代表相应开关将其所对应的电容连接至Vraf和Gnd;
[0030] (2)通过采用上极板采样以及开关阵列逻辑时序初始化技术，在产生最高位和第 二位数字输出的过程中不需要基准提供能耗；在产生第三位数字输出BN3时，若为上跳变， 电容阵列开关控制信号由"100……0"变为"11/21/2……1/2"，能耗为-CN2Vraf2/2 ;若为 下跳变，电容阵列开关控制信号由" 100……0"变为" 1/200……0"，能耗也为-CN2Vraf2/2 ; " 1/2 "代表相应开关将其所对应的电容连接至V。^，VM=Vraf/2。
[0031] 以上方法中：在产生前三位的数字输出BNi_BN3之后，在后续的转换过程中电容阵 列采取单调切换逻辑控制方式，每个时钟周期内仅有一个电容发生连接关系的变化。根据 第二位数字输出BN2的不同，电容阵列的共模输出电平的变化呈现两种趋势：
[0032] 1)若BN2输出逻辑1，电容阵列需要发生上跳变以产生第三位输出BN3，电容阵列 共模输出电平在逐次逼近过程中逐渐逼近V"f/2 ;
[0033] 2)若BN2输出逻辑0,电容阵列需要发生下跳变以产生第三位输出BN3，电容阵列 共模输出电平在逐次逼近过程中逐渐逼近V"f/4。
[0034] 下面结合附图和实施例对本发明做进一步详细描述：
[0035] 实施例
[0036] 本实施例的逐次逼近ADC超低功耗电容阵列如图2所示：包括两组分别连接在比 较器的两输入端的（N-2)_bit二进制电容阵列，每组（N-2)_bit二进制电容阵列通过开关 阵列连接电压基准Vraf，V。^，Gnd;每组（N-2)-bit二进制电容阵列由电容C。、Q、C2、…… CN2连接组成，其中N为自然数；第一组（N-2)-bit二进制电容阵列的电容…… CN2的一端分别连接差分输入信号V1P，各电容的另一端分别通过开关阵列中的开关连接至