专利名称：伪码发生器的制作方法
技术领域：
本实用新型涉及一种卫星导航通信领域的伪码生成装置，特别涉及一种伪码发生器，由于它控制的是伪码类型、路数、相位，特别涉及多模系统兼容接收的情况。
背景技术：
在卫星导航通信过程中，会遇到多模系统兼容接收的情况。采用多个不同的伪码发生器会增加系统成本，降低系统切换效率。通常的伪码发生器通常具有类型固定、单路输出、相位固定等特点。配置方式比较单一，很难实现多类型多路多相位协同工作。在需要多类型多路多相位伪码信号协同工作时就没办法适用了。
发明内容鉴于现有技术存在的不足，本实用新型提供了一种伪码类型可配置，并且多路协同工作，多路输出之间的相位可以自由设定的伪码发生器。本实用新型为实现上述目的，所采取的技术方案是一种伪码发生器，其特征在于包括FPGA电路，所述FPGA电路的内部电路结构为多块伪码产生电路并联；命令解析控制电路、地址译码器分别与伪码产生电路1、连接；命令解析控制电路与地址译码器连接。所述伪码产生电路广η为相同的电路，伪码产生电路连接关系为移位寄存器组I与反馈控制电路I连接，移位寄存器组II与反馈控制电路II连接，移位寄存器组I、移位寄存器组II、PN-ROM相并联；计数器组分别连接移位寄存器组I、移位寄存器组II、PN-ROM ；移位寄存器组I、移位寄存器组II、PN-ROM和副载波生成器分别与选择器连接。所述命令解析控制电路的连接关系为初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器相并联；初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器分别与控制寄存器组相连接。本实用新型的特点1、电路简单；2、使用灵活，可以随意配置伪码类型和速率；3、 多路输出，可以设置多路之间的相位关系。
图1为本实用新型的电路连接框图。图2为本实用新型的端口输出示意图。图3为本实用新型的伪码生成电路的连接框图。图4为本实用新型的命令解析控制电路的连接框图。
具体实施方式
如图1所示，伪码发生器，包括FPGA电路，FPGA (现场可编门阵列)电路的内部电路结构为多块伪码产生电路并联；命令解析控制电路、地址译码器分别与伪码产生电路 1、连接；命令解析控制电路与地址译码器连接。命令解析控制电路接收伪码配置指令，伪码生成电路根据配置信息产生多类型多路多相位的伪码。可以根据外部配置信息输出多种伪码类型，相位、频率可控。该电路可以作为控制器(如MCU)的外部RAM使用，采用非复用方式连接。这样控制器可以像操作外部RAM—样操作快速操作FPGA内部寄存器。配置和设置速度快。如图2所示，输出η路伪码信号。由地址、数据和写信号组成对外通信端口，方便配置和设置。图中Pm>Nn为伪码信号输出，AO 7地址信号、DO 7数据信号、WR写信号。如图3所示，伪码产生电路1、为相同的电路，伪码产生电路连接关系为移位寄存器组I与反馈控制电路I连接，移位寄存器组II与反馈控制电路II连接，移位寄存器组I、移位寄存器组II、PN-ROM相并联；计数器组分别连接移位寄存器组I、移位寄存器组 II、PN-ROM ；移位寄存器组I、移位寄存器组II、PN-ROM和副载波生成器分别与选择器连接。伪码生成电路，它由两个移位寄存器组构成，移位寄存器组根据不同的初始相位、多项式结构来产生不同的伪码，选择器根据不同的生成方式以及副载波型式对伪码信息进行选择运算，运算结果按照所需频率进行输出。由于多个伪码生成电路公用一个计数器作时间基准，所以多路输出之间可以设置先后关系。如图4所示，命令解析控制电路的连接关系为外界控制信息与初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器依次连接；初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器与控制寄存器组相连接。命令解析控制电路包含副载波型式、初始相位、多项式结构等解析电路，将配置信息转化为伪码生成控制。该电路外部配置数据在此被解析出副载波型式、初始相位、多项式结构等具体信息，并通过专用寄存器控制伪码生成电路。
权利要求1.一种伪码发生器，其特征在于包括FPGA电路，所述FPGA电路的内部电路结构为 多块伪码产生电路1、并联；命令解析控制电路、地址译码器分别与伪码产生电路1、连接；命令解析控制电路与地址译码器连接。
2.根据权利要求1所述的伪码发生器，其特征在于所述伪码产生电路1、为相同的电路，伪码产生电路连接关系为移位寄存器组I与反馈控制电路I连接，移位寄存器组II 与反馈控制电路II连接，移位寄存器组I、移位寄存器组II、PN-ROM相并联；计数器组分别连接移位寄存器组I、移位寄存器组II、PN-R0M ；移位寄存器组I、移位寄存器组II、PN-R0M 和副载波生成器分别与选择器连接。
3.根据权利要求1所述的伪码发生器，其特征在于所述命令解析控制电路的连接关系为初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器相并联；初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器分别与控制寄存器组相连接。
专利摘要本实用新型涉及一种伪码发生器，它包括FPGA电路，FPGA电路的内部电路结构为多块伪码产生电路并联；命令解析控制电路、地址译码器分别与伪码产生电路1~n连接；命令解析控制电路与地址译码器连接。本实用新型电路简单；使用灵活，可以随意配置伪码类型和速率；多路输出，可以设置多路之间的相位关系。
文档编号G01S19/33GK202041645SQ20112009787
公开日2011年11月16日 申请日期2011年4月6日 优先权日2011年4月6日
发明者张波, 张鹏泉, 曹晓东, 李柬, 王文亮, 范玉进, 袁琳, 褚孝鹏, 赵维兵 申请人:天津光电通信技术有限公司