用于3d装配缺陷检测的3d内置自测系统的制作方法
【专利摘要】本发明涉及用于3D装配缺陷检测的3D内置自测系统。提供了用于改进3D装配缺陷检测的内置自测(BIST)机制的技术和机构。根据本公开的实施方式，所描述的机构和技术可以起到检测垂直连接3D器件中不同层的互连中的缺陷的作用，也起到检测3D集成电路的2D层中的缺陷的作用。另外，根据本公开的实施方式，提供技术和机构用于不仅确定集成电路中给定接口组中是否存在缺陷，而且确定缺陷可能存在缺陷的具体接口。
【专利说明】用于3D装配缺陷检测的3D内置自测系统
[0001]优先权信息
[0002]本申请要求由Loh等人于2013年I月2日提交的、名称为“3D BUILT-1NSELF-TEST SCHEME F0R3D ASSEMBLY DEFECT DETECT1N(用于 3D 装配缺陷检测的 3D 内置自测系统)”的、共同待审美国专利申请N0.13 / 733,071的优先权(代理人案卷号N0.ALTRP294 / A04017)，在此通过参考引入其全部内容并且用于所有用途。
【技术领域】
[0003]本公开总体上涉及集成电路制造，尤其涉及改进的集成电路测试技术和/或测试用设计(DFT)系统的技术和机构。
【背景技术】
[0004]随着集成电路(IC)变得越来越微型化和复杂，制造挑战也随之增加。这些挑战例如包括互连缩放(interconnect scaling)的障碍。已经提出3D集成电路,作为克服这些挑战的系统。通过使用快速密集封装的裸片间通孔(interdie vias),3D IC可以提供了使用例如CMOS技术获得持续高性能的可能性。
[0005]然后，3D IC的发展呈现出了自己的一套独有的挑战。尤其是，任何半导体器件的制造过程的关键特征是测试。在传统的集成电路制造过程中，例如，在处理晶片之后，使用外部探测装置对晶片进行探测。通过该处理，在分离晶片上的裸片并进行单独封装之前，各个裸片进行功能测试。该过程通常称为“晶片拣选(wafer sort)”。在“最终测试” (FT)阶段也可能进行测试以确保最终封装后的IC功能正常。在3D集成电路制造的环境下的最终测试一般是指在将不同的裸片层3D组装为一个器件或产品之后进行的最终产品测试。
[0006]随着IC器件变小，测试也变得更复杂和具有挑战性。越来越需设计用于提前测试的IC芯片。测试技术和测试用设计(DFT)系统在2D器件的背景下已经建立得相当完善，但在3D器件的背景下仍未得到健壮发展。
[0007]3D集成电路在测试方面表现出一些特有的挑战。这些测试挑战尤其可以涉及对晶片的探测更困难、对迭层的晶片和裸片中的模块进行测试的困难、热问题、对一些设计的可测试性的挑战、测试系统的成本、以及3D IC专用的处理步骤(例如晶片薄化、对准和结合(bonding))潜在出现的新缺陷。3D集成电路专用的处理步骤可能需要附加的测试处理，例如，第一步骤，确保器件在其各个2D级正常工作(例如，结合前晶片/裸片测试)，和第二步骤(例如，结合后晶片/裸片测试)，以确保在其垂直连接方面功能正常。
[0008]测试系统有时无法跟上架构、设计自动化工具和产量提高技术的发展。测试成本和测试设计决策的后果往往是开发用于制造3D集成电路的有效工艺的意想不到的障碍。
[0009]本公开的各种实施方式寻求用于测试3D IC和2D IC的测试技术和测试用设计(DFT)系统的改进。
【专利附图】
【附图说明】
[0010]提供了用于改进测试3D IC和2D IC的测试技术和DFT系统的技术和机构。
[0011]参照下面的说明并结合相应的附图，可以更好地理解本公开的上述技术和机构、以及其他特征、实施方式和优点，在附图中示出了本技术和机构的各种实施方式。附图中，具有相同或相似功能的结构部件用类似的附图标号来标记。
[0012]图1为并排或多芯片模块的简化框图；
[0013]图2为示出了根据本公开的实施方式的示例性方法的不同特征的简化高级流程图；
[0014]图3为3D集成电路的简化框图；
[0015]图4为根据本公开的实施方式的3D内置自测系统的简化框图；
[0016]图5A为根据本公开的实施方式的3D内置自测系统的简化框图；
[0017]图5B为根据本公开的实施方式的3D内置自测系统的简化框图；
[0018]图5C为根据本公开的实施方式的3D内置自测系统的简化框图；
[0019]图为根据本公开的实施方式的3D内置自测系统的简化框图；
[0020]图6A为根据本公开的实施方式的3D内置自测系统的简化框图；
[0021]图6B为根据本公开的实施方式的3D内置自测系统的简化框图；
[0022]图6C为根据本公开的实施方式的3D内置自测系统的简化框图；
[0023]图7为根据本公开的实施方式的3D内置自测系统的简化框图；
[0024]图8A为根据本公开的实施方式的3D内置自测系统的简化框图；以及
[0025]图SB为根据本公开的实施方式的3D内置自测系统的简化框图。
【具体实施方式】
[0026]概述
[0027]介绍用于改进测试3D IC和2D IC的测试技术和DFT系统的技术和机构。
[0028]根据本公开的实施方式，提供了通过使用包括至少一个“TX内置自测(BIST)和RXBIST对”的3D-装配BIST结构来确定半导体器件中是否存在缺陷的方式。该方法可以涉及在第一测试时钟周期发射第一测试模式的第一 TX BIST。当第一测试模式已经通过正在进行缺陷测试的半导体器件的一部分之后，在第一 RX BIST处捕获第一测试图案。正在进行缺陷测试的器件的所述一部分可以包括z方向的3D界面，或可以包括在χ-y平面中的半导体裸片层的一部分。接着，第一 RX BIST在第一存储位置存储第一测试模式。第一 TX BIST在第二测试时钟周期发射第二测试模式。第一 RX BIST捕获在第二测试模式通过正在进行缺陷测试的半导体器件的一部分之后的第二测试模式。第一 RX BIST在第二存储位置存储第二测试模式。第一 RX BIST分析存储在第一捕获寄存器和第二捕获寄存器中的值，以确定半导体器件中是否可能存在缺陷。
[0029]参照下面的说明、权利要求以及相应的附图，前述内容以及本公开的其他特征、实施方式和优点将更加明显。
[0030]示例性实施方式
[0031]存在各种3D IC制造工艺。一些技术可以涉及在同一的晶片上以串行方式创建多个器件层。这些技术经常称为单片3D技术。在其他3D集成技术中，使用传统2D工艺制造的各个独立的2D裸片层可以垂直堆叠，以形成3D 1C。
[0032]在这种3D IC中的各个互连可以不论是在x-y平面内水平地或在z方向上下垂直地具有预定的路径。z方向通常指的是裸片至裸片接口。
[0033]单片堆叠技术以及裸片堆叠技术都引入了缺陷的互连的可能性。例如，在裸片堆叠中，将独立的层结合在一起通常需要裸片间通孔的精确对准并使用热压，在这些处理中任一处理中的小误差可以将在互连中引入缺陷。
[0034]因此，通常在3D集成中，随着裸片至裸片互连数量的增加，3D IC的装配产率下降。3D堆叠裸片IC的裸片至裸片互连数量可从1000至几万的范围内。基于样本测试芯片数据，具有250+ μ -焊盘的μ -焊盘链有时仅有大约60%的产率。
[0035]为了解决对3D器件产率的该负面影响，已经开发出了各种系统以解决有缺陷的互连。一些结构可以使用冗余互连(其经常称为冗余焊盘)，以使得装配产率最大化。在这样的系统中，当发现互连有缺陷时，可以将冗余(备用)互连投入使用。
[0036]存在可以在3D界面中实施以校正特定界面焊盘中的缺陷的ζ方向冗余系统。然而，即使假设在适当的位置上实施了冗余焊盘结构(或针对有缺陷互连的其他系统)，检测有缺陷焊盘的有效系统也是至关重要的，因为需要识别缺陷的位置以使冗余焊盘或其他缺陷连接系统能够工作。
[0037]本公开的各种实施方式提供了在3D和2D集成电路中用于缺陷检测的改进系统。本公开的各种实施方式提供了用于3D装配缺陷检测以及2D缺陷检测的内置自测(BIST)机构。下面描述的本公开的实施方式将讨论与在制造和封装过程中测试3DIC有关的技术。然而应当理解，除了这些器件，本应用的教导也可以与2D IC的制造结合使用。下面描述的本发明的实施方式并非旨在限制本发明的范围。
[0038]应当理解，所描述的实现方式的各种具体特征可以在不脱离本发明的精神的情况下进行变型。此外，应当理解，本公开中所描述的不同实现方式的各种特征可以在其它实施方式中进行组合。
[0039]图1为并排或多芯片模块100的简化框图，其提供了可以使用本公开的实施方式进行测试的器件的示例。模块100包括位于衬底130上的两个半导体裸片110和120。半导体裸片(裸片_1110和裸片_ 2 120)分别与微焊盘列阵140a和140b相关。微焊盘列阵140a和140b用于通过硅中介层的相应微焊盘列阵160将半导体裸片连接至硅中介层150。信号从半导体裸片110和120分别通过微焊盘列阵140a和140b，然后通过微焊盘列阵160，发送到硅中介层150。然后通过硅中介层150和衬底130的有线路径被用于将信号发送至附着于半导体器件表面的焊球175a、175b、175c和175d,其可以被用于将信号发送至外部装置或系统，例如印制电路板(PCB)。
[0040]一种用于测试互连缺陷和执行故障诊断的传统技术涉及使用扫描链。现有的3D装配FT处理经常使用多个扫描链以测试3D互连故障。模块100为可能需要测试并且可以使用多个扫描链来测试互连故障的器件的一个示例。
[0041]如图1所示，使用两个扫描链180和190来检验中介层150和半导体裸片110和120之间的接口互连的有效性。各扫描链跨越用于与一个裸片进行通信的微焊盘接口。在一个传统测试系统中，测试信号在例如180a的输入点输入至扫描链中，并在例如180b的输出点在扫描链的末端输出。评估在输出点接收到的信号，以查看该信号是否是与原始发送至扫描链的输入点中的信号相同的信号。
[0042]尽管扫描链十分有用，但是作为测试技术也存在局限性。扫描链尤其无法识别由3D装配过程造成的缺陷的具体位置，例如，在存在缺陷的两个裸片层之间的接口中的特定微焊盘。此外，扫描链处理无法确定互连故障是由一个裸片自身内部的缺陷(即，在顶裸片层或底裸片层内的χ-y平面缺陷)造成的，还是由于两个不同裸片层之间的ζ方向接口故障导致的缺陷造成的。这类故障的原因可以变化多端。例如，χ-y平面缺陷可以是由于x-y接口故障、或驱动器故障、或χ-y平面上的其他硅故障造成的。
[0043]图2示出了根据本公开的实施方式的示例性方法的不同特征的简化高级流程图。图2示出了通过使用包括至少一个“TX BIST和RX BIST对”的3D-装配BIST结构来确定半导体器件中是否存在缺陷的方法。
[0044]在210，在第一测试时钟周期，在TX BIST发射第一测试模式，其中例如，第一测试模式中的比特数反映了正在进行缺陷检查的接口数。需要进行测试的目标器件的多个接口中的各接口接收来自TX BIST的第一测试模式中的一个比特。
[0045]在220，当测试模式已经通过需要进行缺陷测试的半导体器件的一部分之后，在RXBIST处捕获第一测试模式。正在进行缺陷测试的器件的所述一部分可以包括ζ方向3D接口，或可以包括裸片层的x-y平面部分。
[0046]在230，RX BIST将第一测试模式存储在第一捕获寄存器中。
[0047]在240，TX BIST在第二测试时钟周期发射第二测试模式。
[0048]在250，RX BIST捕获第二测试模式。
[0049]在260，RX BIST将第二测试模式存储在第二捕获寄存器。
[0050]在270，RX BIST分析存储在第一捕获寄存器和第二捕获寄存器中的值，以确定在半导体器件的接口处是否可能存在缺陷。
[0051]图3为可以使用本公开的实施方式进行测试的垂直堆叠裸片300的简化框图。
[0052]垂直堆叠裸片300包括两个半导体裸片310和320，其中一个裸片堆叠在另一个裸片之上并通过微焊盘列阵330与另一个裸片连接。(在另一实施方式中，半导体裸片310和320可以各具有图1中的阵列130和140所示的方式的自己的相关微焊盘阵列，并且各阵列可以连接以形成电连接)。在图3中，底裸片(半导体裸片320)位于环氧树脂层340之上，环氧树脂层340进而位于衬底层350之上。焊球360附着于衬底层350的表面，可以用于将信号从半导体器件发送至诸如印制电路板(PCB)的外部装置或系统。
[0053]根据本公开的实施方式，上述3D内置自测(BIST)处理可以以硬件或软件的形式实现。
[0054]不论是硬件形式还是软件形式来实现，在各种实施方式中，3D BIST架构可以由两个部件构成:用于发送预定测试模式的TX BIST部件；和用于捕获测试模式、对测试模式进行处理以确定是否存在缺陷，并报告测试结果的RX BIST部件。
[0055]图4描述了根据本公开的实施方式的3D BIST架构。TX BIST和RX BIST部件410和415可以作为发射和捕获对的角色一起工作。TX BIST部件410可生成两个或更多个预定测试模式，并将它们发送到目标器件470a(即，用户希望测试的器件)中。作为示例，第一测试模式可以是10101010，而第二测试模式可以是01010101。尽管在本公开描述的实施方式中只使用了两个测试模式，但是应当理解，在其他实施方式中，可以使用更多测试模式。如上所指，测试模式可以具有相同的比特数，并且该比特数与目标器件的输入接口数相对应。例如，如图4中所示，目标器件470a可以具有在与TX BIST410相邻的一侧、需要进行缺陷检测测试的一组四个接口。因此使用具有4个比特的测试模式。在所描述的实施方式中，测试模式的不同比特被馈送到目标器件470a的4个不同接口中的各个接口。然后，这些比特穿过目标器件470a并在另一组四个接口 450处输出，这些接口与RX BIST模块415相邻。
[0056]在图4中，TX BIST410和420用于测试目标器件470a和470b的输入接口 430和440以及输出接口 450和460。每个TX BIST发送两个测试模式_ “0101”和“ 1010”-分别至TX BIST正在测试的输入接口 430和440。
[0057]RX BIST部件415和425分别连接至输出接口 450和460。如果，如图4所示，TXBIST有四个接口，则相应的RX BIST也有分别分配给一个TX BIST的接口的四个接口。
[0058]RX BIST415和425还可以具有一组RX捕获寄存器以存储TX BIST所发送的测试模式。例如，如果正在发送两个测试模式，则RX BIST可以具有一组两个捕获寄存器，每个捕获寄存器具有用于至少存储对应于与该RX BIST相关联的TX BIST正在发送的测试模式所包含的比特数相对应的比特数的数据的空间。
[0059]RX BIST可以被配置为使得在上电过程中其所有的寄存器都被清空为默认值“O”。
[0060]根据本公开的实施方式，用于3D装配缺陷检测的3D内置自测系统，例如如上描述的使用TX BIST和RX BIST模块对的系统，可以用于半导体器件制造工艺的FT阶段和晶片拣选。
[0061]图5A至图描述了本公开所描述的3D BIST系统的实施方式在“晶片拣选”测试期间如何操作的示例。在晶片拣选测试期间正在使用3D BIST的情况下，目的通常为测试接口输出、以及输入驱动器和/或缓冲器的功能性或连接性，并选出已知道的好裸片。对于晶片拣选测试，可以设置TX / RX BIST以测试3D IC接口中所有可用的输出/输入缓冲器。在一些实施方式中，当3D BIST系统结合晶片拣选来使用时，3D BIST系统可以在裸片切割步骤之后进行。
[0062]TX / RX BIST可以被构造为对于裸片测试分类执行与对于最终测试(FT)(其可以在3D装配之后进行)所执行的功能不同的功能，因为它们可能正在测试不同类型的缺陷，并且因为测试通常将分开且独立地进行。
[0063]如上，RX BIST415可以接收与TX BIST410发送的测试模式对应的值并将其存储在第一捕获寄存器和第二捕获寄存器中。然后RX BIST415对值进行分析以确定在半导体器件的接口中是否可能存在缺陷。图5A至图提供了关于作为该分析的一部分可能发生的处理的详细信息。
[0064]应当理解在进行上述分析时可以执行各种逻辑运算和其他运算。在图5至图8所示的实施方式中，逻辑运算，特别是XOR(异或)和AND(与)逻辑运算用于基于测试模式数据确定是否存在缺陷。然而，这不应当被解读为将本公开限于只使用这些运算的实施方式。
[0065]图5A至图中的主图为TX BIST510和RX BIST520对的图，该TX BIST510和RXBIST520对工作以检测目标裸片的一部分530中的缺陷，这是晶片测拣选处理的一部分。部件TX BIST510和RX BIST520以及目标裸片的所述一部分530被放大以关注在一个“TXBIST和RX BIST对”之间和内部发生了什么，但是这些部件可以是多个“TX BIST和RX BIST对”的一部分。例如，它们可以对应于图4中作为TX BIST410和RX BIST415所绘制的部件。
[0066]进一步，晶片拣选测试处理可以具有多个如图4中所示类型的针对作为3D IC的部分的堆叠裸片组的第一裸片上而操作的“TX BIST和RX BIST对”，以及针对堆叠裸片组的第二裸片而操作的其他“TX BIST和RX BIST对”。
[0067]图5A-图中主图右边的方框了描绘了特定的寄存器和可以对用于缺陷检测的RX BIST520执行的逻辑运算。如上，RX BIST可以具有一组RX捕获寄存器以存储其配对的TX BIST所发送的测试模式。在图5A至图所示的实施方式中，正在发送两个测试模式。因此，RX BIST520具有两组捕获寄存器540a和540b (捕获寄存器O和捕获寄存器I)，每组捕获寄存器具有与TX BIST510所发送的测试模式中所含的比特数相对应的寄存器。此夕卜，RX BIST520还具有存储对捕获寄存器中存储的测试模式执行运算(在此为逻辑XOR(异或)运算)的输出的一组结果寄存器550。结果寄存器550的数量也对应于测试模式中的比特数。此外，RX BIST520具有I比特的状态寄存器560，状态寄存器560存储对结果寄存器550中的比特执行逻辑AND (与)运算的输出。
[0068]图5A-至图示出了具有4个输出缓存器和4个输入缓存器的x-y平面接口的示例。XTB0TXBIST510和XRB0RXBIST520为发射和捕获对。如图5A中右边的示出了寄存器和逻辑运算的方框所示，所有的RX BIST寄存器540和550都被清空为默认值“O”。这可以在上电时进行。
[0069]在图5B中，TX BIST510在第一测试时钟周期发射第一预定测试模式-“1010”。RX BIST520捕获第一模式并将其存储在第一捕获寄存器540a中。
[0070]在图5C中，TX BIST520在第二测试时钟周期发射第二预定测试模式-“0101”。RX BIST520捕获该第一模式并将其存储在第二捕获寄存器540b中。
[0071]在图5C中，RX BIST520对存储在第一和第二捕获寄存器540中的测试模式进行处理。首先，RX BIST520对存储在第一捕获寄存器540a和第二捕获寄存器540b中的各对值进行XOR(异或)运算。RX BIST520将XOR(异或)运算的结果输出至结果寄存器550。在这之后，RX BIST520通过对存储在结果寄存器中的值进行AND (与)运算来继续检查存储在结果寄存器中的值，并将AND(与)运算的结果存储至状态寄存器560中。因此，如果所有XOR(异或)运算的结果都为“1”，则状态寄存器值将显示为“1”，如果即使一个结果不为“0”，则状态寄存器的结果将显示为“O”。例如，在该实施方式中，结果寄存器550中都出现“I”将意味着测试通过，因此在目标3D接口中没有检测到缺陷。这种情况下，AND(与)运算的结果将为“ I ”，并且“ I ”将被存储在状态寄存器中。
[0072]为了理解本公开中所描述的3D BIST是如何操作的，首先必须理解如果在正在进行测试的半导体裸片中存在缺陷，将获得什么结果。让我们假设存在图5A至图中所示的相同的TX BIST和RX BIST发射和捕获对，但第四(底部)传输路径具有某种缺陷。该缺陷可以位于输入接口 570d、输出接口 580d或任何缓存器、或者这两个接口之间的路径的其他部分。不论原因是什么，结果都将是当TX BIST510试图通过第四传输路径发送信号时，该信号将无法到达RX BIST520。
[0073]因此，存储在各捕获寄存器540a和540b的第四位置的值始终保持默认值“O”。这意味着正确的值-无法按照其应有的值(如图5A至图中所示的方式)存储在第二捕获寄存器540b中。反之，下列值将存储在第二捕获寄存器540b中:“0”、“ I ”、“O”、“0”。并且这将导致XOR(异或)运算的结果为“ I ”、“ I ”、“ I ”、“O”，因此，AND (与)运算的结果为“O”。如上，根据该实施方式，状态寄存器中具有“O”表示在半导体裸片中发现缺陷，因此用户可以通过检查状态寄存器560来简单地确定在该3D接口中存在有缺陷的路径。
[0074]也就是，如图右边的方框所示，根据本应用的实施方式，对不具有任何接口路径缺陷的裸片的测试结论中的RX BIST寄存器的内容将与一个接口路径中存在缺陷时那些寄存器中的内容不同。
[0075]用户可以扫描输出状态寄存器以确定通过特定TX BIST / RX BIST对是否检测到缺陷。然后，如果检测到缺陷，用户可以扫描输出结果寄存器以找到TX BIST和RX BIST对所测试的哪条路径是有缺陷的。该处理将在下面结合图7进一步来讨论。
[0076]现在返回本公开中所描述的3D BIST系统在最终测试(FT)处理中将如何工作。图6示出了所公开的3D BIST系统的示例，其包括至少一对在FT处理的环境下操作的TXBIST 和 RX BIST 模块。
[0077]当3D BIST系统在FT的环境下运行时，目标可以与在晶片拣选测试的环境下应用3D BIST系统的目标不同。例如，对于FT测试，目标可以是识别与将不同裸片层连接在一起有关的潜在故障。这些故障可以包括有缺陷的微焊盘、或导致连接性损坏的其他任何装配缺陷。例如，在不同裸片层正垂直连接的情况下，首要用途可以是检测和测试垂直连接性，即，顶裸片和底裸片之间的连接性。
[0078]与在晶片拣选处理期间进行的测试一样，存在TX BIST和RX BIST发射和捕获对，以及在RX BIST处对接收到的测试模式的、用于确定3D IC接口中是否存在缺陷的类似处理。
[0079]然而，与图4和图5中以上所示的、在正在进行裸片单层测试的χ-y平面上发生的晶片拣选测试不同，FT中发生的测试可以涉及在z方向的互连，S卩，例如，链接顶裸片和底裸片的垂直互连。
[0080]如图6所示，TX模块610将信号发射到底裸片615中，底裸片615将这些信号沿着z方向向上发送至顶裸片625。使用微焊盘在两个裸片之间发送信号。顶裸片和底裸片都被示为有两组垂直接口(可以作为输入和输出接口)。在信号正在发送的方向为从底裸片至顶裸片的情况下，可以存在以下接口路径:
[0081]ΧΒ0Τ0.0utO — ubump.B — ΧΤ0Ρ0.1nO
[0082]XBOT0.0utl —— ubump.A — XTOP0.1ni
[0083]XBOT0.0ut2 — ubump.D — XTOP0.1n2
[0084]XB0T0.0ut3 — ubump.C — — XTOP0.1n3
[0085]以及
[0086]XBOTl.0utO — ubump.F — XTOPl.1nO
[0087]XBOTl.0utl — ubump.E — XTOPl.1ni
[0088]XBOTl.0ut2 — ubump.H — XTOPl.1n2
[0089]XBOTl.0ut3 — ubump.G — XTOPl.1n3
[0090]为了清楚的目的，针对上面所列的第一组接口，与该第一组接口相关联的XTBO TXBIST610(发射)和XRBO RXBIST620 (捕获)模块可以是预定的，并根据3D接口信号映射进行匹配。
[0091]在特定的实施方式中，TX BIST610可以在第一时钟周期期间发送第一预定测试模式，而在第二时钟周期期间发送第二预定测试模式，然后RX BIST620可以在这两个时钟周期期间捕获这些测试模式，作为输入。顶裸片和底裸片二者可以使用共同的测试时钟。所有的RX BIST寄存器可以在上电之后被清“O”。
[0092]如图6A中所示，TX BIST610在第一测试时钟周期发射第一预定测试模式-“1010”。RX BIST620捕获该第一模式并存储在第一捕获寄存器640a (捕获寄存器O)中。
[0093]在图6B中，TX BIST620在第二测试时钟周期发射第二预定测试模式-“0101”。RX BIST620捕获该第一模式并存储在第二捕获寄存器640b (捕获寄存器I)中。
[0094]在图6C中，RX BIST620对存储在第一和第二捕获寄存器640中的测试模式进行处理。首先，RX BIST620执行逻辑XOR(异或)运算以检查存储在第一捕获寄存器660a和第二捕获寄存器660b中的值。该结果被输出至结果寄存器670中。在这之后，RX BIST620通过对存储在结果寄存器670中的值执行逻辑AND (与)运算以继续检查存储在其中的值，并将AND(与)运算的结果存储至状态寄存器680中。例如，在特定的实施方式中，结果寄存器670出现全为“I”将意味着针对特定z方向连接性检查的测试通过，即，在被测试的接口组中不存在有缺陷的焊盘或损坏的路径。在那种情况下，AND(与)运算的结果将为“1”，且“ I ”将被存储在状态寄存器中。
[0095]现在，让我们假设在连接顶裸片640和底裸片630的一组微焊盘650的微焊盘C中存在缺陷。微焊盘C连接至XTB0610和RXB0620发射和捕获对之间的第四传输路径。不论导致有缺陷传输路径的原因是什么，结果都将是当TX BIST610试图通过该路径发送信号时，该信号无法到达RX BIST620。
[0096]当存在这样的缺陷时，每个捕获寄存器660a或660b的第四位置的值都将始终保持“O”。这意味着正确的值-将无法像图6A至图6C中所示的那样存储在第二捕获寄存器640b中。相反，当与第四传输路径关联的微焊盘C有缺陷时，将存储下列值“1”、“1”、“0”、“0”。这将导致XOR(异或)运算的结果为(这些值将存储在结果寄存器中)，并且AND (与)运算的结果为“O”(该值将存储在状态寄存器中)。
[0097]状态寄存器中指示“O”向用户表明该TX BIST和RX BIST对测试的微焊盘组具有缺陷。换言之，状态寄存器中的“O”意味着目标裸片未通过测试，在该3D接口上存在有缺陷的路径。这可以使得用户扫描输出结果寄存器以找到哪条路径是有缺陷的，并且例如可以在该路径上使用z方向的冗余路径。
[0098]图7示出了用户可以如何扫描输出结果寄存器以找出TX BIST和RX BIST对所测试的四条路径中的哪条路径是有缺陷的。图7示出了两个捕获寄存器710a和710b (捕获寄存器O和捕获寄存器I)。对存储在捕获寄存器中的值执行XOR(异或)运算并将结果输出至结果寄存器720。然后对存储在结果寄存器720中的值执行AND(与)运算，并将结果存储在状态寄存器730中。
[0099]尽管以上讨论关注于一个“TX BIST和RX BIST对”的运算，但是在运算中，可能会有很多这样的“TX BIST和RX BIST对”，各个对并行工作以在一个裸片层或多个裸片层的大量接口处检查缺陷。为了确定缺陷位于哪里，在本公开的一个实施方式中，RX BIST模块可通信地链接在一起，如图7中所示。尤其是，在各种实施方式中，两个独立的“寄存器链”被沿着一系列RX模块发送。首先，存在状态寄存器链740，该状态寄存器链740包含来自于包含RX BIST700中的RX模块的链中的各个RX模块的所有状态寄存器结果比特。这是在晶片拣选测试处理或FT测试处理期间扫描输出时要使用的主寄存器链。状态寄存器链740可以用于确定是否所有的接口都通过了测试。在一个接口中存在缺陷的情况，可以使用第二链，第二链可以称为结果寄存器链750。如果从状态寄存器链740中检测出故障，则可以扫描输出第二链。其可以用于调试和识别具体的故障位置。
[0100]图8A示出了在具有多个逻辑阵列块(LAB)行810的现场可编程门阵列(FPGA) 800中使用3D BIST测试系统的示例。图8示出了 FPGA800中内置有多个RX BIST700，每个RXBIST700与一个LAB行810相关联，并且每个RX BIST700通过接口 830连接至与相关联的LAB行。每个RX BIST700还顺次连接至下一个RX BIST。使用RX BIST之间的通信链接，分别通过状态寄存器链扫描输出端口 895和结果寄存器扫描输出端口 890来扫描输出状态寄存器链740和结果寄存器链750。状态寄存器链740和结果寄存器链750使用同一个扫描时钟860。此外，FPGA中内置有两个不同的扫描使能，各连接至输入/输出(1)接口:状态寄存器扫描输出使能880和结果寄存器扫描输出使能870。图8B为图8A的一部分的放大图，特别放大了图8A中所示的三个RX BIST以及他们之间的连接。
[0101]尽管参照本公开的【具体实施方式】特别示出并描述了本公开，但是本领域技术人员应当理解，在不脱离本公开的精神或范围的情况下，所公开的实施方式的形式以及细节可以进行变型。例如，本公开的实施方式可以采用多种网络协议和架构。因此，旨在将本公开解释为包括落在本公开的本质精神和范围内的所有变型和等同物。
【权利要求】
1.一种通过使用3D-装配内置自测BIST系统确定半导体器件中是否存在缺陷的方法，该3D-装配BIST系统包括至少一个发送TX BIST模块和至少一个接收RX BIST模块，该方法包括以下步骤: 在第一测试时钟周期，在或由第一 TX BIST模块发射第一测试模式； 在所述第一测试模式已经通过半导体器件的正在测试缺陷的部分之后，在或由第一 RXBIST模块捕获所述第一测试模式； 将所捕获的第一测试模式存储在第一存储位置； 在第二测试时钟周期，在或由所述第一 TX BIST模块发射第二测试模式； 在该测试模式已经通过所述半导体器件的所述正在测试缺陷的部分之后，在或由所述第一 RX BIST模块捕获所述第二测试模式； 将所捕获的第二测试模式存储在第二存储位置；以及 对存储在所述第一存储位置和所述第二存储位置的值进行分析，以确定在所述半导体裸片的接口处是否可能存在缺陷。
2.根据权利要求1所述的方法，其中所述分析包括:由所述RXBIST模块用所捕获的第一测试模式和所捕获的第二测试模式中的值执行第一逻辑运算， 所述方法还包括将所述第一逻辑运算的结果输出至第一结果寄存器。
3.根据权利要求2所述的方法，其中所述分析还包括:由所述RXBIST模块对存储在所述第一结果寄存器中的值执行第二逻辑运算，以输出状态结果，该状态结果表示所述半导体裸片上存在缺陷的可能性， 所述方法还包括将所述状态结果存储在状态寄存器中。
4.根据权利要求2所述的方法，其中: 包括所述第一 TX BIST模块和所述第一 RX BIST模块的多个TX BIST模块和RX BIST模块对被构造为测试所述半导体器件中的多个不同部分上的缺陷； 所述RX BIST模块彼此可通信地接合；并且 所述第一 RX BIST模块还被构造为: 接收来自第二 RX BIST模块的在前结果比特链； 将来自在前结果比特链的结果比特和存储在所述第一结果寄存器中的比特组合在一起，以形成新的结果比特链；以及 发送所述新的结果比特链至第三RX BIST模块。
5.根据权利要求4所述的方法，其中: 在所述多个RX BIST模块中的最后一个RX BIST模块将自己的结果比特添加至在前结果比特链中之后，所述最后一个RX BIST模块输出最终的结果比特链；并且 所述最终的结果比特链不仅能够用于识别半导体器件中是否存在检测缺陷，还能够用于识别检测缺陷的大致位置。
6.根据权利要求1-5中任一项所述的方法，其中，所述第一测试模式和所述第二测试模式各个中的比特数对应于正在测试缺陷的接口数。
7.根据权利要求1-5中任一项所述的方法，其中，所述3D-装配BIST用硬件来实现。
8.根据权利要求1-5中任一项所述的方法，其中，所述3D-装配BIST用软件来实现。
9.根据权利要求1-5中任一项所述的方法，其中，所述处理能够用于在半导体制造过程中的晶片拣选阶段和最终测试阶段期间检测缺陷。
10.一种使用3D-装配内置自测BIST系统来确定半导体器件中是否存在缺陷的装置，该装置包括: 第一发送TX BIST模块，其被构造为用于发射第一测试模式和第二测试模式；和 第一接收RX BIST模块，其被构造为: 在由所述TX BIST模块发送的第一测试模式和第二测试模式已经通过半导体器件的正在测试缺陷的部分之后，捕获所述第一测试模式和所述第二测试模式； 将所捕获的第一测试模式和第二测试模式存储在相应的第一存储位置和第二存储位置； 处理所捕获的第一测试模式和第二测试模式，以确定所述半导体器件中是否存在任何缺陷；以及 报告或存储所述处理的结果。
11.根据权利要求10所述的装置，其中，所述处理包括由所述RXBIST模块用所捕获的第一测试模式和所捕获的第二测试模式中的值执行第一逻辑运算，并将所述第一逻辑运算的结果输出至第一结果寄存器。
12.根据权利要求11所述的装置，其中所述处理还包括由所述RXBIST模块对存储在所述第一结果寄存器中 的值执行第二逻辑运算以输出表示所述半导体裸片中存在缺陷的可能性的状态结果，并且将所述状态结果存储在状态寄存器中。
13.根据权利要求11所述的装置，其中: 包括所述第一 TX BIST模块和所述第一 RX BIST模块的多个TX BIST模块和RX BIST模块对被构造为测试半导体器件中的多个不同部分上的缺陷； 所述RX BIST模块彼此可通信地接合；并且 所述第一 RX BIST模块还被构造为: 接收来自第二 RX BIST模块的在前结果比特链； 将来自在前结果比特链的结果比特和存储在所述第一结果寄存器中的比特组合在一起，以形成新的结果比特链；以及 发送所述新的结果比特链至第三RX BIST模块。
14.根据权利要求13所述的装置，其中: 在所述多个RX BIST模块中的最后一个RX BIST模块将自己的结果比特添加至在前结果比特链中之后，所述最后一个RX BIST模块输出最终的结果比特链；并且 所述最终的结果比特链能够用于识别半导体器件中检测到的缺陷的大致位置。
15.根据权利要求10-14中任一项所述的装置，其中，在所述第一测试模式和所述第二测试模式各个中的比特数对应于正在测试缺陷的接口数。
16.根据权利要求10-14中任一项所述的装置，其中，所述3D-装配BIST用硬件来实现。
17.根据权利要求10-14中任一项所述的装置，其中，所述3D-装配BIST用软件来实现。
18.根据权利要求10-14中任一项所述的装置，其中，所述装置能够在半导体制造处理中的晶片拣选阶段和最终测试FT阶段期间检测缺陷。
19.根据权利要求10-14中任一项所述的装置，其中，所述第一存储位置和所述第二存储位置被实施为相应的第一捕获寄存器和第二捕获寄存器。
20.至少一种计算机可读存储介质，该计算机可读存储介质上存储有用于使用3D-装配内置自测BIST系统来确定半导体器件中是否存在缺陷的计算机程序指令，所述计算机程序指令被设置为执行以下操作: 在第一测试时钟周期，在或由第一 TX BIST模块发射第一测试模式； 在所述第一测试模式已经通过半导体器件的正在测试缺陷的部分之后，在或由第一 RXBIST模块捕获所述第一测试模式； 将所捕获的第一测试模式存储在第一存储位置； 在第二测试时钟周期，在或由所述第一 TX BIST模块发射第二测试模式； 在所述第二测试模式已经通过所述半导体器件的所述正在测试缺陷的部分之后，在或由第二 RX BIST模块捕获所述第二测试模式； 将所捕获的第二测试模式存储在第二存储位置；以及 对存储在所述第一存储位置和所述第二存储位置的值进行分析，以确定在所述半导体裸片的接口处是否可能存在缺陷。
【文档编号】G01R31/27GK104076274SQ201310757204
【公开日】2014年10月1日 申请日期:2013年12月30日 优先权日:2013年1月2日
【发明者】罗祥宝, 林翠佩 申请人:奥特拉有限公司