专利名称：基于cpci总线的高频地波雷达数据采集和处理装置的制作方法
技术领域：
本实用新型涉及雷达数字接收机领域，尤其涉及一种基于CPCI总线的高频地波雷达数据采集和处理装置。
背景技术：
高频地波雷达是一种可以连续监测大面积海域的海洋遥感设备。它利用垂直极化高频电磁波沿高导电海水表面绕射传播时能量衰减较小的特性，实现对海洋环境状态(如风、浪、流等海洋动力学参数)、海上低速移动硬目标等的监视和定位。与其他海洋探测设备相比，高频地波雷达用于海洋环境监测具有明显的优势:覆盖范围大、探测精度高、造价适度、运行费用低廉、实时性好、不受天气及海洋气象条件的影响、可以全天候工作，并能探测到视距之外的海域，是现有海洋遥感设备不可替代的关键技术，被认为是最理想的EEZ监测设备。一台高频地波雷达系统，包括发射机、接收机、频率合成器等。其中雷达接收机是该系统的核心部件之一，它的主要功能是对接收到的回波信号进行放大、滤波、变频以及其他数字化处理，同时抑制来自外部的各种干扰、杂波以及系统内部噪声，得到尽可能多的目标信息，用于进一步的信号处理和数据处理。因此，雷达接收机性能的好坏直接决定了系统目标参数提取的精度。传统高频地波雷达接收机大多数采用中频采样结构，即雷达天线接收的回波信号经过模拟前端进行一次或一次以上变频，将射频信号变为中频信号，在中频段进行带通采样和数字信号处理。这种结构虽然对数字中频接收机的ADC采样速率的要求不高，但是由于模拟前端要进行多次变频，因此使得整个接收机系统结构比较复杂，同时增加了系统内部噪声。随着电子技 术的飞速发展和不断进步，高速宽带ADC、数字下变频器和高性能数字信号处理器的出现，使得利用软件无线电构建一个通用硬件平台得以实现。将宽带A/D尽可能靠近射频天线，以便将接收到的模拟信号尽可能早的数字化，尽量通过软件来实现接收机的各种功能，使接收机更灵活、抗干扰性更强，得到更多回波信息，提高雷达性能。
发明内容为了利用软件无线电构建一个通用硬件平台，本实用新型提出了一种基于CPCI总线的高频地波雷达数据采集和处理装置。该装置采用射频直接采样，实现多通道数据实时、灵活处理。为达到上述目的，本实用新型采用如下技术方案:一种基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，所述装置包括:包含有四个高分辨率、低抖动ADC模块的模数转换电路；包含有一个大规模FPGA芯片和一个可编程的数字下变频器PDC模块的数字下变频电路；包含有四个DDR2模块的数据缓存电路；包含有一个DSP芯片且用于实现参数配置和雷达信号处理的主控电路；包含有CPLD配置模块且用于实现FPGA程序加载的配置电路；包括有PCI桥接芯片的PCI接口电路；所述模数转换电路、主控电路、数据缓存电路和PCI接口电路均与数字下变频电路相连，配置电路与数字下变频电路和PCI接口电路均相连。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，所述装置包括二组模数转换电路、数字下变频电路、数据缓存电路和主控电路；所述二组数字下变频电路和主控电路均互连。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，二组模数转换电路包括八片ADC模块，八片ADC模块的采样输出端同时与FPGA芯片和数字下变频器PDC模块相连。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，二组数字下变频电路包括二片FPGA芯片和二片数字下变频器PDC模块，FPGA芯片内部包括AD数据锁存模块、数字下变频模块、ISL5216接口模块、DDR2接口模块、数据选择模块、DSP接口模块、PCI接口模块；数字下变频器PDC模块与AD数据锁存模块相连，每组的数字下变频器PDC模块输出端与该组的FPGA芯片相连。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，二组数据缓存电路包括八片DDR2模块，每四片DDR2模块组成32位数据总线的4Gbit数据缓存，每组中的四片DDR2模块的地址、数据和控制总线与该组的FPGA芯片相连。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，二组主控电路包括二片DSP芯片，每组DSP芯片的地址、数据和控制信号与该组的FPGA芯片相连，同时每组DSP芯片的数据总线通过数据缓冲与该组的数字下变频器PDC模块相连。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，所述配置电路包括CPLD配置模块，该 芯片包括FPP配置单元。在上述的基于CPCI总线的高频地波雷达数据采集和处理装置，所述PCI接口电路包括PCI桥接芯片，该PCI桥接芯片的PCI端口与CPCI总线相连，PCI桥接芯片的LOCAL端口与FPGA芯片和CPLD配置模块均相连。本实用新型具有以下优点和积极效果:1、具有标准的CPCI接口，能将多块板卡同时挂在CPCI总线上便于通道扩展；2、信号处理能力强，能实现多通道实时信号处理；3、可重配置性强，能应用于其它算法的实现；4、具有大容量的DDR2，能实现大量数据缓存；5、FPGA芯片的程序加载灵活。
图1为本实用新型的系统框图。图2为本实用新型的FPGA芯片内部数据流示意图。图3为本实用新型的FPGA芯片内部数字下变频模块工作示意图。图4为本实用新型的FPGA芯片内部PCI接口模块工作示意图。图5为本实用新型的CPLD配置模块内部FPP配置单元工作示意图。图6为本实用新型的DSP芯片的脉冲压缩实现原理框图。
具体实施方式
[0023]下面以具体实施例结合附图对本实用新型作进一步说明。参见图1，本实用新型包括以8个高分辨率、低抖动ADC模块为主体的模数转换电路，以2个大规模FPGA芯片和2个可编程数字下变频器H)C模块为主体的数字下变频电路，以8个DDR2模块为主体的数据缓存电路，以2个DSP芯片为主体的用于实现参数配置和雷达信号处理的主控电路，以CPLD配置模块为主体的用于实现FPGA芯片程序加载的配置电路，以PCI桥接芯片为主体的PCI接口电路。本实施例中，ADC模块选用LINEAR TECHNOLOGY公司的LTC2217，该芯片采样频率可达105MSPS，平均抖动85飞秒，分辨率为16位，可以是LVDS输出或CMOS输出。本实施例中，可编程数字下变频器PDC模块选用INTERSIL公司的ISL5216，该芯片可以接收高达95MSPS的AD数据输入，内部集成了四个独立的可编程的下变频通道。在ISL5216有效工作之前，需要对其配置，其中配置参数包括输入格式参数、NCO参数、CIC参数和FIR参数等，这些配置参数可通过INTERSIL公司提供的工具软件生成。DSP导入生成的参数配置文件并利用外部存储器接口访问ISL5216即可完成对ISL5216的配置。本实施例中，FPGA芯片选用Atlera公司的EP3SL1501152，FPGA芯片内部包括AD数据锁存模块、数字下变频模块、ISL5216接口模块、DDR2接口模块、数据选择模块、DSP接口模块、PCI接口模块。AD数据锁存模块与AD数据相连，用于锁存AD数据；ISL5216接口模块与ISL5216同步串口相连，用于接收经ISL5216数字下变频处理的数据；DDR2接口模块与DDR2地址、数据和控制总线相连，用于DDR2读写时序控制；DSP接口模块与DSP地址、数据和控制总线相连，用于实现DSP访问FPGA内部的数据缓存FIFO ；PCI接口模块与PCI9656LOCAL端口相连，同时与DSP地址、数据和控制总线相连，用于主机访问DSP的时序控制。两片FPGA通过10接口互连，用于板内通信。本实施例中，DSP芯片选用ADI公司的TS201，该芯片主频高达600MHz，具有24Mbit片内DRAM，64bit数据总线，4个全双工链路口。两片TS201通过链路口互连，用于板内数据交换。TS201除了用于基本的控制和数据传输，主要用于雷达信号处理，包括脉冲压缩、距离抽样等。本实施例中，PCI桥接芯片选用PLX公司的PCI9656，该芯片支持66M、64位PCI总线接口和66M、32位LOCAL总线接口，支持多种数据传输模式，包括主模式、从属模式和DMA模式。PCI驱动编程采用DriverStudio内核驱动编程技术，基于WDM驱动编程向导完成，支持从属模式和DMA模式的数据传输。图2是FPGA芯片内部数据流示意图。ADC采样数据经AD数据锁存模块锁存，经锁存后的数据输入到数字下变频模块进行数字正交变换和抽取滤波，所得的I/Q数据存入FIFO ；ADC采样数据也可经ISL5216数字下变频处理通过其同步串口输出，输出的I/Q数据经ISL5216接口模块存入FIFO ;数据选择模块根据DSP配置，可以选择ADC采样数据，或经FPGA数字下变频的数据，或经ISL5216数字下变频的数据；数据选择模块输出数据可以通过DSP接口模块传输给DSP，或经DDR2接口模块传输给DDR2 ；DSP可以通过DDR2接口模块和DSP接口模块访问DDR2中的数据。图3是FPGA芯片内部数字下变频模块工作示意图。经AD数据锁存的数据分成两路，一路与数控振荡器NCO产生的余弦信号相乘,另一路与NCO产生的正弦信号相乘。相乘后的数据经截取分 别输入积分级联梳状滤波器CIC，抽取滤波后的数据经截取分别输入FIR滤波器，FIR滤波器整形滤波后的I/Q基带数据经截取存入FIFO。截取位数综合考虑了信号动态范围和FPGA资源，保证了截取高位。其中，NC0、乘法器、CIC、FIR均由Atlera公司提供的IP核完成，CIC抽取倍数为160，级数为5，FIR滤波器的通带截止频率和阻带截止频率根据采样信号带宽和FPGA资源进行设置。图4是FPGA芯片内部PCI接口模块工作示意图。当主机通过PCI总线访问DSP时，PCI9656 LOCAL端产生地址信号LA[31. 2]、数据信号LD [31. 0]、申请访问LOCAL总线信号LH0LD、总线访问起始信号ADS、读写信号LW/R、总线访问结束信号BLAST，FPGA内部PCI接口模块根据输入产生申请访问LOCAL总线有效信号LHOLDA给PCI9656，主机总线请求信号HBR给DSP，DSP接收到HBR信号产生主机总线授予信号HBG给FPGA内部的PCI接口模块，该模块产生地址信号TS_ADDR[31..0]、数据信号TS_D[31..0]、读信号TS_RD或写信号TS_WRL给DSP，DSP产生握手信号ACK给FPGA内部的PCI接口模块，该模块同时产生读写完成信号READY给PCI9656。图5是CPLD配置模块内部FPP配置单元工作示意图。当主机通过PCI总线下载FPGA 二进制程序时，PCI9656 LOCAL端产生地址信号LA[31. 2]、数据信号LD[31. 0]、申请访问LOCAL总线信号LH0LD、总线访问起始信号ADS、读写信号LW/R、总线访问结束信号BLAST，CPLD内部FPP配置单元根据输入产生申请访问LOCAL总线有效信号LHOLDA给PCI9656，产生开始配置信号FPGA_C0NFIG、配置时钟信号FPGA_DCLK、配置数据信号FPGA_DATA[7..0]，同时接收FPGA反馈的状态信号FPGA_STATUS和配置完成信号FPAG_C0NF_DONE,完成一次八位数据的配置后，输出读写完成信号READY给PCI9656。图6是DSP芯片脉冲压缩实现原理框图。s(n)为雷达回波经ADC采样和数字下变频后的复信号，其点数为M;h(n)为雷达匹配样本，其点数为N，其中L=M+N-1。回波数据与匹配样本均经补零FFT后相乘，再做IFFT即可得匹配滤波输出I (n)。DSP开发采用ADI公司提供的Visual DSP++集成开发环境，该工具包括实现FFT和IFFT的库文件。以上所揭 露的仅为本实用新型的较佳实施例而已，当然不能以此来限定本实用新型之权利范围，因此依本实用新型申请专利范围所作的等效变化，仍属于本实用新型的保护范围。
权利要求1.一种基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，所述装置包括:包含有四个高分辨率、低抖动ADC模块的模数转换电路；包含有一个大规模FPGA芯片和一个可编程的数字下变频器PDC模块的数字下变频电路；包含有四个DDR2模块的数据缓存电路；包含有一个DSP芯片且用于实现参数配置和雷达信号处理的主控电路；包含有CPLD配置模块且用于实现FPGA程序加载的配置电路；包括有PCI桥接芯片的PCI接口电路；所述模数转换电路、主控电路、数据缓存电路和PCI接口电路均与数字下变频电路相连，配置电路与数字下变频电路和PCI接口电路均相连。
2.根据权利要求1所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，所述装置包括二组模数转换电路、数字下变频电路、数据缓存电路和主控电路；所述二组数字下变频电路和主控电路均互连。
3.根据权利要求2所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，二组模数转换电路包括八片ADC模块，八片ADC模块的采样输出端同时与FPGA芯片和数字下变频器PDC模块相连。
4.根据权利要求3所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，二组数字下变频电路包括二片FPGA芯片和二片数字下变频器PDC模块，FPGA芯片内部包括AD数据锁存模块、数字下变频模块、ISL5216接口模块、DDR2接口模块、数据选择模块、DSP接口模块、PCI接口模块；数字下变频器PDC模块与AD数据锁存模块相连，每组的数字下变频器PDC模块输出端与该组的FPGA芯片相连。
5.根据权利要求4所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，二组数据缓存 电路包括八片DDR2模块，每四片DDR2模块组成32位数据总线的4Gbit数据缓存，每组中的四片DDR2模块的地址、数据和控制总线与该组的FPGA芯片相连。
6.根据权利要求4所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，二组主控电路包括二片DSP芯片，每组DSP芯片的地址、数据和控制信号与该组的FPGA芯片相连，同时每组DSP芯片的数据总线通过数据缓冲与该组的数字下变频器PDC模块相连。
7.根据权利要求2所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，所述配置电路包括CPLD配置模块，该芯片包括FPP配置单元。
8.根据权利要求2所述的基于CPCI总线的高频地波雷达数据采集和处理装置，其特征在于，所述PCI接口电路包括PCI桥接芯片，该PCI桥接芯片的PCI端口与CPCI总线相连，PCI桥接芯片的LOCAL端口与FPGA芯片和CPLD配置模块均相连。
专利摘要本实用新型涉及基于CPCI总线的高频地波雷达数据采集和处理装置。该装置采用高分辨率、低抖动ADC实现模数转换，利用大规模FPGA或PDC实现数字下变频，使用大容量DDR2实现数据高速缓存，以DSP作为控制核心，同时利用DSP强大的数字信号处理能力实现脉冲压缩、距离抽样等雷达信号处理，使用CPLD实现FPGAFPP模式程序加载，使用PCI桥接芯片，采用DriverStudio内核驱动编程技术。优点能将多块板卡同时挂在CPCI总线上便于通道扩展。信号处理能力强，能实现多通道实时信号处理。可重配置性强，能应用于其它算法的实现。具有大容量的DDR2，能实现大量数据缓存。FPGA程序加载灵活。
文档编号G01S7/03GK203133273SQ201320118589
公开日2013年8月14日 申请日期2013年3月15日 优先权日2013年3月15日
发明者万显荣, 方亮 申请人:武汉大学