基于CPCI总线的6通道的RS422扩展板的制作方法

本实用新型属于集成电路技术领域，具体涉及到一种基于CPCI总线的6通道的RS422扩展板。

背景技术：

随着微电子、通信技术的发展，主流测量控制系统已形成以计算机测控系统和嵌入式测控系统为主。主流的测量控制系统中，我们经常要用到CPCI总线。CPCI总线有一些优点：总线空间与处理器空间隔离；可扩展性较好；具有动态配置机制即插即用；总线带宽较宽；具有共享总线机制；具有中断机制。CPCI总线已被广泛使用，CPCI总线已形成一种标准，人们广泛使用CPCI总线扩展一些功能板卡。

RS422通信出现的较早，已被人们广泛使用于测量，控制，数据传输中。目前，基于RS422通信的外设较多，然而，将RS422通信的外设连接到主控设备时，常常会出现主控设备的串口通道不足，无法连接到主控设备的问题。

这些外设要连接到主控设备常用的做法是：首先，添加主控器模块,扩充串口通道；其次，两个主控器之间通过连接线互连起来。这种做法有一些不足：电路比较复杂，增加了模块及连线；成本增加；维护费力费时，电路连线较多，不利于查找问题；系统功耗增加。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述通信外设的不足,提供一种设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力的基于CPCI总线的6通道的RS422扩展板。

解决上述技术问题采用的技术方案是：PCI电路；该电路的输出端接FPGA电路的输入端；RS422驱动电路，该电路的输入端接FPGA电路的输出端。

本实用新型的FPGA电路为：集成电路U1的143脚、144脚、158脚、159脚、165脚、166脚、168脚、169脚、177脚、178脚、180脚、61脚、68脚、73脚、75脚、76脚、84脚、85脚、87脚、88脚、100脚、101脚、105脚、106脚接RS422驱动电路，集成电路U1的155脚、149脚、147脚、148脚、34脚～36脚、25脚、33脚、32脚、26脚、146脚、145脚依次接连接器J1的14脚～2脚，集成电路U1的60脚、59脚、57脚、56脚、54脚、53脚、50脚、50脚～46脚、4脚、152脚、42脚、41脚、39脚～37脚、24脚、23脚、21脚～19脚、17脚～11脚、8脚～1脚、240脚～236脚、234脚、233脚、228脚～222脚、219脚～217脚、215脚～213脚、208脚～206脚、203脚～200脚、195脚～193脚、197脚、196脚、188脚、186脚～181脚、132脚、131脚、128脚、127脚、125脚、133脚、123脚、122脚接PCI电路，集成电路U1的92脚、70脚、112脚、157脚、130脚、172脚、209脚、231脚、189脚、22脚、51脚、9脚接3V电源，集成电路U1的191脚、110脚、90脚、72脚、211脚、229脚、198脚、204脚、220脚、81脚、97脚、103脚接1.5V电源，集成电路U1的154脚、27脚接A1.5V电源，集成电路U1的96脚、80脚、102脚、221脚、105脚、199脚、91脚、89脚、71脚、52脚、10脚、109脚、40脚、230脚、192脚、69脚、111脚、129脚、212脚、142脚、171脚、232脚、210脚、190脚接地，连接器J1的1脚接地，晶振Y1的1脚接3V电源、3脚接地；集成电路U1的型号为EP1C12Q240C8，晶振Y1的型号为JHY50M。

本实用新型的RS422驱动电路为：集成电路U2的4脚～1脚依次接集成电路U1的143脚、144脚、158脚、159脚，集成电路U2的6脚和7脚接连接器J2的2脚和1脚、8脚接5V电源、5脚接地；集成电路U3的4脚～1脚依次接集成电路U1的165脚、166脚、168脚、169脚，集成电路U3的6脚和7脚接连接器J3的2脚和1脚、8脚接5V电源、5脚接地；集成电路U4的4脚～1脚依次接集成电路U1的177脚、178脚、180脚、61脚，集成电路U4的6脚和7脚接连接器J4的2脚和1脚、8脚接5V电源、5脚接地；集成电路U5的4脚～1脚依次接集成电路U1的68脚、73脚、75脚、76脚，集成电路U5的6脚和7脚接连接器J5的2脚和1脚、8脚接5V电源、5脚接地；集成电路U6的4脚～1脚依次接集成电路U1的84脚、85脚、87脚、88脚，集成电路U6的6脚和7脚接连接器J6的2脚和1脚、8脚接5V电源、5脚接地；集成电路U7的4脚～1脚依次接集成电路U1的100脚、101脚、105脚、106脚，集成电路U7的6脚和7脚接连接器J7的2脚和1脚、8脚接5V电源、5脚接地；集成电路U2～集成电路U7的型号为MAX481。

本实用新型的PCI电路为：集成电路U8的159脚、149脚、44脚、20脚、19脚、21脚、18脚～13脚、148脚、33脚、22脚、12脚、158脚、43脚、42脚、39脚～34脚、32脚～28脚、25脚～23脚、11脚、8脚～2脚、157脚～150脚依次接连接器J8的57脚、56脚、54脚～52脚、50脚～44脚、42脚～38脚、36脚～5脚，集成电路U8的63脚、64脚、68脚、99脚、123脚～129脚、130脚～141脚、52脚～62脚、69脚～79脚、82脚～102脚、105脚～119脚、122脚、46脚～49脚，集成电路U8的146脚、121脚、41脚、10脚、27脚、1脚、66脚、50脚、103脚、81脚接3V电源，集成电路U8的147脚、160脚、40脚、26脚、80脚、9脚、65脚、51脚、104脚、120脚接地，连接器J8的4脚～1脚接地；集成电路U8的型号为PCI9052。

由于本实用新型采用了FPGA电路、PCI电路、RS422驱动电路，FPGA电路启动PCI局部总线的控制逻辑和6通道串口的控制逻辑并接收外部传来的数据，RS422驱动电路进行电平转换并将数据输出，本装置设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力，可推广应用到通信电路外设与主控制设备连接设备领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中FPGA电路、RS422驱动电路的电子线路原理图。

图3是图1中PCI电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型基于CPCI总线的6通道的RS422扩展板由FPGA电路、PCI电路、RS422驱动电路连接构成，PCI电路的输出端接FPGA电路的输入端、FPGA电路的输出端接RS422驱动电路的输入端。

在图2中，本实施例的FPGA电路由集成电路U1、晶振Y1、连接器J1连接构成，集成电路U1的型号为EP1C12Q240C8，晶振Y1的型号为JHY50M。集成电路U1的143脚、144脚、158脚、159脚、165脚、166脚、168脚、169脚、177脚、178脚、180脚、61脚、68脚、73脚、75脚、76脚、84脚、85脚、87脚、88脚、100脚、101脚、105脚、106脚接RS422驱动电路，集成电路U1的155脚、149脚、147脚、148脚、34脚～36脚、25脚、33脚、32脚、26脚、146脚、145脚依次接连接器J1的14脚～2脚，集成电路U1的60脚、59脚、57脚、56脚、54脚、53脚、50脚、50脚～46脚、4脚、152脚、42脚、41脚、39脚～37脚、24脚、23脚、21脚～19脚、17脚～11脚、8脚～1脚、240脚～236脚、234脚、233脚、228脚～222脚、219脚～217脚、215脚～213脚、208脚～206脚、203脚～200脚、195脚～193脚、197脚、196脚、188脚、186脚～181脚、132脚、131脚、128脚、127脚、125脚、133脚、123脚、122脚接PCI电路，集成电路U1的92脚、70脚、112脚、157脚、130脚、172脚、209脚、231脚、189脚、22脚、51脚、9脚接3V电源，集成电路U1的191脚、110脚、90脚、72脚、211脚、229脚、198脚、204脚、220脚、81脚、97脚、103脚接1.5V电源，集成电路U1的154脚、27脚接A1.5V电源，集成电路U1的96脚、80脚、102脚、221脚、105脚、199脚、91脚、89脚、71脚、52脚、10脚、109脚、40脚、230脚、192脚、69脚、111脚、129脚、212脚、142脚、171脚、232脚、210脚、190脚接地，连接器J1的1脚接地，晶振Y1的1脚接3V电源、3脚接地。

在图2中，本实施例的RS422驱动电路由集成电路U2～集成电路U7、连接器J2～连接器J7连接构成，集成电路U2～集成电路U7的型号为MAX481。集成电路U2的4脚～1脚依次接集成电路U1的143脚、144脚、158脚、159脚，集成电路U2的6脚和7脚接连接器J2的2脚和1脚、8脚接5V电源、5脚接地；集成电路U3的4脚～1脚依次接集成电路U1的165脚、166脚、168脚、169脚，集成电路U3的6脚和7脚接连接器J3的2脚和1脚、8脚接5V电源、5脚接地；集成电路U4的4脚～1脚依次接集成电路U1的177脚、178脚、180脚、61脚，集成电路U4的6脚和7脚接连接器J4的2脚和1脚、8脚接5V电源、5脚接地；集成电路U5的4脚～1脚依次接集成电路U1的68脚、73脚、75脚、76脚，集成电路U5的6脚和7脚接连接器J5的2脚和1脚、8脚接5V电源、5脚接地；集成电路U6的4脚～1脚依次接集成电路U1的84脚、85脚、87脚、88脚，集成电路U6的6脚和7脚接连接器J6的2脚和1脚、8脚接5V电源、5脚接地；集成电路U7的4脚～1脚依次接集成电路U1的100脚、101脚、105脚、106脚，集成电路U7的6脚和7脚接连接器J7的2脚和1脚、8脚接5V电源、5脚接地。

在图3中，本实施例的PCI电路由集成电路U8、连接器J8连接构成，集成电路U8的型号为PCI9052。集成电路U8的159脚、149脚、44脚、20脚、19脚、21脚、18脚～13脚、148脚、33脚、22脚、12脚、158脚、43脚、42脚、39脚～34脚、32脚～28脚、25脚～23脚、11脚、8脚～2脚、157脚～150脚依次接连接器J8的57脚、56脚、54脚～52脚、50脚～44脚、42脚～38脚、36脚～5脚，集成电路U8的63脚、64脚、68脚、99脚、123脚～129脚、130脚～141脚、52脚～62脚、69脚～79脚、82脚～102脚、105脚～119脚、122脚、46脚～49脚，集成电路U8的146脚、121脚、41脚、10脚、27脚、1脚、66脚、50脚、103脚、81脚接3V电源，集成电路U8的147脚、160脚、40脚、26脚、80脚、9脚、65脚、51脚、104脚、120脚接地，连接器J8的4脚～1脚接地。

本实用新型的工作原理如下：

系统上电，有源晶振Y1工作，集成电路U1开始初始化，完成FPGA的硬件配置工作：包括PCI局部总线的控制逻辑，6通道串口的控制逻辑。此后，电路进入正常工作状态。

首先，集成电路U1等待接收从外部传来的数据。数据信号从连接器J8的5脚～36脚输出，输入到集成电路U8,经过集成电路U8的总线变换处理，数据信号从集成电路U8的52脚～62脚、69脚～79脚、82脚～91脚输出，输入到集成电路U1。接着，集成电路U1启动6通道串口的控制逻辑，将接收的数据通过串口发送出去。数据信号从集成电路U1的143脚输出，输入到集成电路U2的4脚，经过集成电路U2电平变换处理，从集成电路U2的6脚、7脚输出，输入到连接器J2，从连接器J2输出数据；或数据信号从集成电路U1的165脚输出，输入到集成电路U3的4脚，经过集成电路U3电平变换处理，从集成电路U3的6脚、7脚输出，输入到连接器J3，从连接器J3输出数据；或数据信号从集成电路U1的177脚输出，输入到集成电路U4的4脚，经过集成电路U4电平变换处理，从集成电路U4的6脚、7脚输出，输入到连接器J4，从连接器J4输出数据；或数据信号从集成电路U1的68脚输出，输入到集成电路U5的4脚，经过集成电路U5电平变换处理，从集成电路U5的6脚、7脚输出，输入到连接器J5，从连接器J5输出数据；或数据信号从集成电路U1的84脚输出，输入到集成电路U6的4脚，经过集成电路U6电平变换处理，从集成电路U6的6脚、7脚输出，输入到连接器J6，从连接器J6输出数据；或数据信号从集成电路U1的100脚输出，输入到集成电路U7的4脚，经过集成电路U7电平变换处理，从集成电路U7的6脚、7脚输出，输入到连接器J7，从连接器J7输出数据。