一种plc控制系统以及plc扩展总线实现方法
【技术领域】
[0001] 本发明涉及可编程逻辑控制器（ProgrammabIe Logic Controller，PLC)领域，尤 其涉及一种PLC控制系统以及PLC扩展总线实现方法。
【背景技术】
[0002] 在现有技术中，PLC为扩展I/O (Input/Output，输入或输出）点或功能，一般需要 通过扩展总线将各种I/O模块或功能模块连接起来构成PLC控制系统，PLC通过该扩展总 线与I/O模块或功能模块进行通信。
[0003] 现有的PLC与扩展模块之间采用的诸如串行外围设备接口（serial peripheral interface，SPI)或控制器局域网总线（Controller Area Network，CAN)等扩展总线进行 连接与通信，但是现有技术中，在一些情形下，扩展总线本身速率就比较高，在低成本要求 下(例如采用LCM02的微处理器)，由于系统不允许更高的倍频，没办法实现对PLC与扩展模 块之间传送的数据进行多次采样滤波处理，只能进行单点采样，故容易出现误差，抗干扰能 力差。
【发明内容】
[0004] 鉴于现有技术的不足，本发明实施例一种PLC控制系统以及PLC扩展总线实现方 法，可以提高PLC扩展总线的速度，降低成本，且采样过程中抗干扰能力强。
[0005] 为了达到上述发明目的，本发明实施例提供了一种PLC控制系统，包括PLC以及多 个扩展模块，所述PLC与所述多个扩展模块之间扩展总线进行级连；其中， 所述PLC包括： 微处理器，用于执行PLC控制系统的系统应用程序循环，并控制与所述多个扩展模块 的通信； 第一扩展总线收发器，用于经由PLC后总线接口与多个扩展模块中第一级扩展模块交 换数据； 所述每一扩展模块均包括： 扩展微处理器，用于控制与PLC之间的通信； 第二扩展总线收发器，用于经由本级前端总线接口与上一级扩展模块或PLC交换数 据；以及用于经由本级后端总线接口与后一级扩展模块交换数据。
[0006] 优选地，所述PLC的微处理器进一步包括： 锁相环单元，用于对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中， 所述采样时钟的频率为所述扩展总线时钟的频率的固定倍。
[0007] 优选地，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交 换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间 隔。
[0008] 优选地，所述PLC的微处理器进一步包括： 帧起始位检测单元，用于根据微处理器中的移位寄器中的值检测所接收到的数据帧中 的帧起始位； 同步采样单元，用于在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样， 获得帧同步值； 同步采样处理单元，用于根据所述同步采样单元所获得的帧同步值与预定的帧同步值 进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否 贝1J，触发帧起始位检测单元重新进行帧起始位检测。
[0009] 优选地，所述PLC中的微处理器和所述每一扩展模块中的扩展微处理器均采用复 杂可编程逻辑器件（Complex Programmable Logic Device，CPLD)〇
[0010] 优选地，所述PLC的微处理器进一步包括： 地址分配单元，用于在所述PLC上电初始化时，为所述多个扩展模块分配各自的地址； 其中，越靠近PLC的扩展模块的地址越低。
[0011] 相应地，本发明实施例的另一方面，还提供一种PLC扩展总线实现方法，其应用于 前述的PLC控制系统中，所述方法包括如下步骤： 所述PLC与所述多个扩展微处理器进行级联； 所述PLC对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，所述采样 时钟的频率为所述扩展总线时钟的频率的固定倍； 所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携 带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。
[0012] 优选地，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交 换，所述数据携带在数据帧中的步骤进一步包括： 所述PLC根据微处理器中的移位寄器中的值检测所接收到的数据帧中的帧起始位； 在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值； 根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是 否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，重新进行帧起始位检 测。
[0013] 优选地，进一步包括： 所述PLC上电初始化时，为所述多个扩展模块分配各自的地址；其中，越靠近PLC的扩 展模块的地址越低。
[0014] 实施本发明实施例，具有如下有益效果： 本发明实施例提供的技术方案，通过采用MLVDS作为扩展总线，且将采样时钟的频率 设置成扩展总线时钟的固定倍(如3倍)，而在进行帧同步采样时，采用相应固定倍的分频采 样(如3分频)，可以实现多点采样，这样即使采样时钟与扩展总线时钟的相应存在错位，也 可以稳定地采样获得帧同步数据，故使采样的数据更稳定，采样过程抗干扰能力更强； 本发明实施例提供的这种采样方法，可以使扩展总线的数据速度可以提高数倍，在控 制成本的条件下极大地提高了 PLC控制系统的速度。
【附图说明】
[0015] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0016] 图1是本发明提供的一种PLC控制系统一个实施例的结构示意图； 图2是图1中PLC的一个实施例的结构示意图； 图3是图2中PLC的扩展总线电路具体电路结构示意图； 图4是图1中扩展模块的一个实施例的结构示意图； 图5是图4中扩展模块的扩展总线电路具体电路结构示意图； 图6是图2中微处理器的一个实施例的结构示意图； 图7是本发明提供的一种PLC控制系统在一种情形下的PLC扩展总线时序图； 图8是本发明提供的一种PLC控制系统在另一种情形下的PLC扩展总线时序图； 图9是本发明提供的一种PLC扩展总线实现方法的一个实施例的主流程示意图； 图10是图9中步骤S14的详细流程示意图。
【具体实施方式】
[0017] 下面结合附图对本发明的实施例进行详见说明。
[0018] 如图1所示，示出了本发明提供的一种PLC控制系统一个实施例的结构示意图。在 该实施例中，该PLC控制系统包括PLCl以及多个扩展模块2, PLCl与多个扩展模块2之间 采用扩展总线进行级连，形成总线拓扑结构；其中，在一个实施例中，在本发明的一个实施 例中，该扩展总线采用 MLVDS(Multipoint low Voltage Differential Signaling，多点低 电压差分信号）扩展总线，该MLVDS总线属于总线型拓扑结构半双工通信，在后文中提及的 扩展总线均以MLVDS扩展总线进行说明，当可以理解的是，在其他的实施例中，也