发射器‑接收器系统的制作方法

本发明的构思涉及一种发射器-接收器系统。

背景技术：

雷达在历史上一直用于在相对大的距离内确定像飞机或车辆之类对象的位置并用于跟踪这些对象。尽管雷达技术的这一应用领域依然相当重要，但对于工业市场、医疗市场、安全市场和消费者市场来说，目前还涌现了要求高精度和低功耗的新的短距离应用。应用的例子不仅包括确定到附近对象的距离和附近对象的位置，还包括调查材料属性，诸如厚度、尺寸、介电性质、材料组成等。

尽管雷达技术本身是一项成熟的技术，但新兴的应用为雷达系统的设计带来了新的挑战和要求。

在典型的雷达具体实施中，电磁信号由对象发射和反射。反射信号被接收后得到分析。可用技术包括(例如)基于脉冲的雷达技术、多普勒雷达技术或调频雷达技术。

基于脉冲的雷达系统在测量小波的过程中，用于测量发射器与接收器之间的渡越时间。例如，可将反射小波与本地生成的参考小波混合，其中参考小波相对于发射小波延迟了已知的时间。实现最大混合乘积的延迟与前述渡越时间对应。由于测量信号具有脉冲性质，所以这类雷达系统适用于期望低功耗的应用。然而，为了提供高精度的测量结果，有必要精确地控制反射小波与参考小波之间的延迟。

技术实现要素：

根据上述内容，本发明构思的一般目的是提供一种发射器-接收器系统，该系统能够准确地控制小波发射与参考小波生成之间的延迟。

根据本发明构思的一个方面，提供了一种发射器-接收器系统，该系统包括：发射器，所述发射器被布置用于发射小波；接收器，所述接收器被布置用于接收小波；小波生成器，所述小波生成器被布置用于生成参考小波；以及定时电路，所述定时电路被布置用于接收参考时钟信号、输出第一触发信号以触发小波的发射以及输出第二触发信号以触发参考小波的生成。所述定时电路还包括延迟线，所述延迟线包括至少一个延迟元件，并且被布置用于在所述延迟线的输入端接收信号，而在所述延迟线的输出端发射延迟信号，其中所述至少一个延迟元件的至少一个子集中的每个延迟元件的状态可至少在第一状态与第二状态之间切换。延迟元件处于所述第一状态时(也就是切换到其第一状态时)，呈现第一传播延迟。延迟元件处于所述第二状态时(也就是切换到其第二状态时)，呈现第二传播延迟，第二传播延迟与第一传播延迟相差的值小于参考时钟信号的周期。因此，延迟线的总传播延迟可通过控制所述子集中的每个延迟元件的状态来配置。所述系统还包括控制器，所述控制器被布置用于通过控制所述延迟线的总传播延迟，来控制第一触发信号与第二触发信号之间的延迟。所述系统被布置用于针对总传播延迟的至少一种设置，将参考小波与接收到的小波关联起来。

借助可切换延迟元件的子集，无需改变延迟线中的活动延迟元件的数量，就可数字化控制所述延迟线的总传播延迟。相反，用所述控制器来控制一个或多个可切换延迟元件的状态，就可以分步式的方式调节所述延迟线的总传播延迟。因此，所述延迟线和所述控制器使总传播延迟能够在所述延迟线的总传播延迟的最小值与所述延迟线的总传播延迟的最大值之间，(优选)以大小比参考时钟信号的周期短的多个离散步长变化，甚至更优选以大小比参考时钟信号的半周期短的多个步长变化。

所述系统用于控制第一触发信号输出与第二触发信号输出之间的延迟，其中，发射小波与生成参考小波之间的延迟可得到控制。准确地数字化控制所述延迟线继而可方便而精确地控制相关测量，从而能够准确地测定(例如)小波从发射到被接收到之间的渡越时间。

有利的是，所述延迟线被布置成使得所述延迟线的总传播延迟可在多个不同的总传播延迟之间(从最小总传播延迟到最大总传播延迟之间)调节，而且可在最小总传播延迟与最大总传播延迟之间以多个大小相等的步长进行调节。例如，所述延迟元件子集可包括至少两个延迟元件，这些延迟元件可至少在相应的第一状态与第二状态之间切换。备选地或除此之外，所述子集的所述至少一个延迟元件可至少在所述第一状态、所述第二状态与第三状态之间切换，延迟元件处于所述第三状态时呈现第三传播延迟，第三传播延迟与第一传播延迟和第二传播延迟相差的值小于参考时钟信号的周期。

有利的是，对于所述子集中的每个延迟元件来说，第二传播延迟与第一传播延迟之差等于一个或多个单位的步长参数，其中步长参数对于所述子集的所有延迟元件来说都是相同的。所述延迟线因此可被布置用于提供总传播延迟，所述总传播延迟可采用与步长参数大小相等的一个或多个步长来调节。优选地，步长参数小于所述子集中的每个延迟元件的第一传播延迟。

根据上文提及的方面，所述延迟元件子集可包括至少两个延迟元件，这些延迟元件被布置成使得所述至少两个延迟元件各自接连地接收信号，然后在所述延迟元件的传播延迟之后发射信号。

结合上文提及的方面，“小波”指的是具有一定振幅包络的电磁振荡信号，所述振幅包络从零振幅开始，增加到最大振幅，随后减小到零振幅。小波可包括一个或多个振荡。

所述第二触发信号可触发参考小波生成，其中，所述小波生成器被布置用于生成具有初始预定瞬时相位的参考小波。

所述小波生成器可包括可在断开状态与接通状态之间切换的脉冲振荡器电路。所述脉冲振荡器电路可被布置用于响应第二触发信号而从断开状态切换到接通状态，此时发起生成参考小波的过程。所述脉冲振荡器电路可被布置用于在预定持续时间之后切换回断开状态(即，相对于切换到接通状态)，所述预定持续时间限定生成的参考小波的持续时间。所述振荡器电路可包括储能电路。所述“接通状态”可被定义为所述储能电路振荡(即，活动)的状态。所述“断开状态”可被定义为所述储能电路不振荡(即，不活动)的状态。脉冲振荡器电路提供以下优点，即不管延迟有多大，参考小波的初始瞬时相位始终可以高准确度限定。这可与采用脉冲调制连续波载波(例如，将基带脉冲与连续运行载波源的输出混合)的系统形成对比，在后一类系统中，基带脉冲的不同延迟可能导致基带脉冲与载波之间存在不同的相位关系。所以，在本发明公开的系统中，所述延迟可能不会任意变化，从而不会改变参考脉冲的初始瞬时相位。因此，由于参考小波的初始瞬时相位与基带脉冲的时序不相关，所以这类系统的准确度可能对载波源的相位噪声敏感。有利的是，由发射器发射的小波也可由小波生成器生成，所述小波生成器被布置用于响应第一触发信号而生成具有初始预定瞬时相位的待发射小波。发射小波生成器可按与上文提及的参考小波生成器对应的方式进行配置。特别地，可用同一台小波生成器来既生成发射小波，又生成参考小波。

根据一个实施例，所述系统被布置用于在所述系统的测量模式下，针对总传播延迟的至少一种设置，将参考小波与接收到的小波关联起来。

所述系统可被布置用于在测量模式下，针对所述延迟线的总传播延迟的多种不同的设置，将参考小波与接收到的小波关联起来。这便能够采用所述延迟线的多个不同的总传播延迟，因此采用多个不同的渡越时间值探测或扫描某个对象。在距被监测对象的距离不是已知先验值的应用中，这一点可能很有利。这也可能有利于提高渡越时间的测定准确度，原因是可将多个不同的总传播延迟的相关性结果进行比较。

根据一个实施例，每个延迟元件都包括逻辑电路元件。如果所述延迟线包括不止一个延迟元件，则所述延迟元件的逻辑电路元件可以互连。逻辑电路元件可提供延迟线的既节省功率又经济实惠的具体实施。

根据一个实施例，每个延迟元件都包括逻辑电路元件，其中所述子集中的每个延迟元件可通过改变逻辑电路元件的电容性负载而至少在第一状态与第二状态之间切换。所述可变电容性负载可连接到所述逻辑电路元件的输出端。延迟元件的所述可变电容性负载可在第一电容(此时所述延迟元件呈现第一传播延迟)与第二电容(此时所述延迟元件呈现第二传播延迟)之间变化。这提供了可切换延迟元件的相对简单的具体实施。

根据一个实施例，每个延迟元件都包括逻辑电路元件，其中所述子集中的每个延迟元件可通过改变提供给所述逻辑电路元件的电流而至少在第一状态与第二状态之间切换。延迟元件可通过改变所述逻辑电路元件的充电/放电电流而在至少在所述第一状态与所述第二状态之间切换。所述电流可在第一电流(此时所述延迟元件呈现第一传播延迟)与第二电流(此时所述延迟元件呈现第二传播延迟)之间变化。这提供了可切换延迟元件的相对简单的具体实施。具体来说，所述逻辑电路元件可在第一电流限制状态与第二电流限制状态之间切换。

根据一个实施例，所述延迟线的总传播延迟的调节范围至少与参考时钟信号的周期或参考时钟信号的半周期相对应。因此，所述延迟线的总传播延迟可至少贯穿参考时钟信号的半周期或整个周期得到逐步调节。这可提高系统的灵活性。

根据一个实施例，所述定时电路还包括触发器电路，所述触发器电路被布置用于在所述触发器电路的输入端接收时钟信号，并且在所述触发器电路的输出端响应于接收到时钟信号的多个上升沿和/或下降沿而发射第二触发信号，其中所述控制器被布置用于通过控制所述延迟线的总传播延迟和所述多个上升沿和/或下降沿，来控制输出第一触发信号与输出第二触发信号之间的延迟。因此，所述触发器电路可被布置用于使输出第二触发信号的时刻相对于输出第一触发信号的时刻延迟时钟信号的多个周期(或半周期)。第二触发信号可被发射到定时电路的输出端。根据这些实施例，发射小波与生成参考小波之间的延迟可采用下列两种不同的机制来控制：第一，控制所述延迟线的总传播延迟(这可被称为细延迟控制)；第二，控制所述触发器电路的触发事件(这可被称为粗延迟控制)。另外，所述系统的动态范围可得到改进。发射小波与参考小波之间延迟的较大变化(也就是超过粗延迟控制的步长的变化)，可通过结合应用粗延迟控制(也就是控制所述多个上升沿和/或下降沿)和细延迟控制来实现。同时，所述延迟的较小变化(也就是小于粗延迟控制的步长的变化)可通过细延迟控制来实现。

根据一个实施例，由触发器电路接收的时钟信号是由延迟线发射的延迟参考时钟信号。所述延迟线可被布置用于在所述延迟线的输入端从所述定时电路的输入端接收参考时钟信号，并且在所述延迟线的输出端将延迟参考时钟信号发射到所述触发器电路的输入端。因此，可先应用细延迟控制，再应用粗延迟控制。

根据一个实施例，所述系统被布置用于在所述触发器电路的所述多个上升沿和/或下降沿的至少一种设置(优选至少两种设置)下，针对所述延迟线的一组不同的总传播延迟，将参考小波与接收到的小波关联起来。由此，可确定发射小波与参考小波之间延迟的一组不同的值的相关性结果，这组值跨过的时间间隔可大于参考时钟信号的一个或多个周期或半周期。可获得彼此相差细延迟控制的步长的多个延迟值的相关性结果。前述相关操作可在所述系统的测量模式下执行。

对于所述延迟元件子集中的每个延迟元件来说，(第一状态下的)第一传播延迟可小于(第二状态下的)第二传播延迟。因此，通过将可切换延迟元件从第一状态切换到第二状态，可增大其传播延迟。具体来说，所述子集中的每个延迟元件的第二状态可以是(每个延迟元件的)引起(每个延迟元件的)所述至少第一状态和第二状态出现最大传播延迟的状态。所述可切换延迟元件子集中的至少一个延迟元件还可能可以在两个以上状态之间切换，其中，每个延迟元件的可在两个以上状态之间切换的第二状态，是引起所述延迟元件出现最大传播延迟的状态。

根据一个实施例，所述延迟线包括具有可调传播延迟的至少一个可调延迟元件，其中所述控制器被布置用于将所述延迟元件子集中的每个延迟元件控制或设定成所述第一状态，然后调整所述至少一个可调延迟元件的传播延迟，使得所述延迟线的总传播延迟与参考时钟信号的整数个周期或半周期相对应。由此，所述延迟线的总传播延迟的调节范围的第一端点可被调整成与参考时钟信号的整数个半周期相对应。

所述至少一个可调延迟元件可由所述可切换延迟元件子集中的延迟元件形成。因此，根据一个实施例，所述控制器被布置用于将所述延迟元件子集中的每个延迟元件控制或设定成所述第一状态，然后调整所述延迟元件子集中的每个延迟元件的第一传播延迟，使得所述延迟线的总传播延迟与参考时钟信号的整数个周期或半周期相对应。由此，所述延迟线的总传播延迟的调节范围的第一端点可被调整成与参考时钟信号的整数个半周期相对应。随后可将第一端点用作可靠的参考，通过改变延迟元件的状态，可将所述延迟线的总传播延迟从该可靠的参考开始调节。在结合触发器电路使用的情况下，根据上述任一个实施例，所述第一端点可用作所述触发器电路的所述多个上升沿和/或下降沿的任一种设置的可靠参考。

备选地，所述至少一个可调延迟元件可由额外延迟元件形成，而不形成所述可切换延迟元件子集的一部分。因此，根据一个备选实施例，所述延迟线包括具有可调传播延迟的额外延迟元件，其中所述控制器被布置用于将所述延迟元件子集中的每个延迟元件控制或设定成所述第一状态，然后调整所述额外延迟元件的传播延迟，使得所述延迟线的总传播延迟与参考时钟信号的整数个周期或半周期相对应。该实施例提供的优点与用于调整第一传播延迟的实施例的优点相对应。另外，与调整所述延迟元件子集中的每个延迟元件相比，调整所述额外延迟元件可简化所述控制器和/或所述延迟线的具体实施。

根据一个实施例，所述控制器被进一步布置用于将所述延迟元件子集中的每个延迟元件控制或设定成所述第二状态，然后调整所述延迟元件子集中的每个延迟元件的第二传播延迟，使得所述延迟线的总传播延迟与参考时钟信号的整数个周期或半周期相对应。

该实施例可与上文提及的用于调整总传播延迟的调节范围的第一端点的任一个实施例(例如，用于调整第一传播延迟的实施例或用于调整所述额外延迟元件的传播延迟的实施例)相结合。根据该实施例，所述延迟线的总传播延迟的调节范围的第二端点可被调整成与参考时钟信号的整数个半周期相对应。随后可将第二端点用作可靠的参考，通过改变延迟元件的状态，可将所述延迟线的总传播延迟从该可靠的参考开始调节。在结合触发器电路使用的情况下，根据上述任一个实施例，所述第二端点可用作所述触发器电路的所述多个上升沿和/或下降沿的任一种设置的可靠参考。具体来说，调整延迟元件的第二传播延迟可包括调整上文定义的步长参数的大小。

根据将用于调整第一传播延迟的实施例与用于调整第二传播延迟的实施例相结合的一个实施例，所述系统的控制器被布置用于：

将所述延迟元件子集中的每个延迟元件控制或设定成所述第一状态，然后调整所述延迟元件子集中的每个延迟元件的第一传播延迟，使得所述延迟线的总传播延迟与参考时钟信号的第一整数个周期或半周期相对应，以及

将所述延迟元件子集中的每个延迟元件控制或设定成所述第二状态，然后调整所述延迟元件子集中的每个延迟元件的第二传播延迟，使得所述延迟线的总传播延迟与参考时钟信号的第二整数个周期或半周期相对应。

该实施例提供的优点与上文提及的用于调整第一传播延迟和第二传播延迟或所述额外延迟元件的传播延迟的实施例的优点类似。

而且，根据上述任一个实施例，对于包括所述触发器电路的系统来说，将调整第一传播延迟与调整第二传播延迟结合起来的一个实施例可能特别有利。由于所述延迟线的调节范围的所述第一端点与参考时钟信号的第一整数个(半)周期相对应，并且所述第二端点与参考时钟信号的第二整数个(半)周期相对应，所以，可以对用于触发小波发射的第一触发信号与用于触发参考小波生成的第二触发信号之间的延迟进行线性控制。如果对于每个可切换延迟元件来说，第一传播延迟小于第二传播延迟，则所述延迟线的调节范围的所述第一端点可与所述调节范围的最小端点(即，所述延迟线的总传播延迟的最小值)相对应。另外，如果所述子集中的每个延迟元件的第二状态是引起每个延迟元件的至少第一状态和第二状态出现最大传播延迟的状态，则所述延迟线的调节范围的所述第二端点可与所述调节范围的最大端点(即，所述延迟线的总传播延迟的最大值)相对应。例如，假定第二整数等于第一整数加一，则由所述触发器电路输出的第一触发信号与第二触发信号之间的同一延迟可通过下列操作之一来获得：将所述触发器电路的上升沿和/或下降沿的数量设定为X，并将所有可切换延迟元件设置成它们各自的第二状态；或将所述触发器电路的上升沿和/或下降沿的数量设定为X+1，并将所有可切换延迟元件设置成它们各自的第一状态。因此，第一触发信号与第二触发信号之间的延迟控制的线性度可得到改进。一个相关的优点是，由于可将细延迟控制的调节范围(也就是延迟线的总传播延迟)调整为与参考时钟信号的恰好一个(半)周期相对应，所以可避免延迟范围(该范围超过参考时钟信号的一个(半)周期)的相关性测量出现重叠或中断。因此，将参考时钟信号的一个(半)周期的长度除以其中可对延迟线的总传播延迟进行调节的步长的数量，便可准确地估计延迟线的总传播延迟的步长。

所述控制器可被布置用于在上述任一个实施例中执行多种动作，包括调整第一传播延迟、第二传播延迟或这两种延迟，或者在所述系统的校准模式下，调整所述额外延迟元件的传播延迟。

根据一个实施例，所述控制器被进一步布置用于确定在所述延迟线的输入端接收到的参考时钟信号与从所述延迟线输出的延迟参考时钟信号之间的相位差，并且基于该相位差调整所述延迟元件子集中的每个延迟元件的第一传播延迟和/或第二传播延迟。在其中所述延迟线包括具有可调传播延迟的额外延迟元件的一个实施例中，所述控制器还可被布置用于以所述相位差为基础调节所述额外延迟元件的传播延迟。所述控制器可调节所述相应的传播延迟，直到确定的相位差与零的差值小于某阈值(如果对应参考时钟信号的整个周期进行调整)，或直到确定的相位差与180度的差值小于某阈值(如果对应参考时钟信号的半周期进行调整)。这些实施例可应用于上述任一个包括调节第一传播延迟、第二传播延迟或这两种延迟的实施例。检测相位差这种方式可准确地确定所述延迟线的总传播延迟与参考时钟信号的多个(半)周期充分对应的时刻。

根据一个实施例，所述控制器被布置用于使用所述延迟元件子集中的延迟元件共用的控制信号来调整所述子集中的每个延迟元件的第一传播延迟和/或第二传播延迟。由此，可在调整期间对所有可切换延迟元件执行相同的调整。这可简化所述控制器和/或所述延迟线的具体实施。另外，这可有助于对所有的可切换延迟元件执行均衡调整。

根据一个实施例，每个延迟元件都包括逻辑电路元件，其中所述子集中的每个延迟元件可通过使所述逻辑电路元件的电容性负载在第一电容与第二电容之间变化而至少在第一状态与第二状态之间切换，其中调整第一传播延迟包括调整所述第一电容，而调整第二传播延迟包括调整所述第二电容。这提供了所述延迟线和所述校准的相对简单且准确的具体实施。

根据一个实施例，每个延迟元件都包括逻辑电路元件，其中所述子集中的每个延迟元件可通过使提供给所述逻辑电路元件的电流在第一电流与第二电流之间变化而至少在第一状态与第二状态之间切换，其中调整第一传播延迟包括调整所述第一电流，而调整第二传播延迟包括调整所述第二电流。这提供了所述延迟线和所述校准的相对简单且准确的具体实施。

在上文提及的其中所述延迟线包括具有可调传播延迟的额外延迟元件的实施例中，所述额外延迟元件可包括逻辑电路元件，其中调整所述额外延迟元件的传播延迟可包括调整所述逻辑电路元件的电容性负载或提供给所述逻辑电路元件的电流。

根据一个实施例，所述控制器被布置用于确定所述延迟元件子集中的延迟元件的状态的第一设置，选择该第一设置导致所述延迟线的总传播延迟与参考时钟信号的第一整数个周期或半周期相对应。由此可确定所述状态的第一设置，选择该第一设置导致总传播延迟与参考时钟信号的(第一)整数个(半)周期相对应。随后可将该第一设置用作可靠的参考，所述延迟线的总传播延迟可从该可靠的参考开始调节(也就是通过改变所述延迟元件中的一个或多个的设置)。所述控制器可被布置用于通过下列步骤来确定所述第一设置：将所述延迟元件子集中的多个延迟元件控制或设定成它们各自的第一状态，然后反复改变所述子集中的一个或多个延迟元件的状态，直到所述延迟线的总传播延迟与参考时钟信号的第一整数个(半)周期对应为止。

所述控制器除被布置用于确定所述子集中的延迟元件的状态的第一设置之外，还可被布置用于确定所述延迟元件子集中的延迟元件的状态的第二设置，选择该第二设置导致所述延迟线的总传播延迟与参考时钟信号的第二整数个周期或半周期相对应。所述控制器可被布置用于通过下列步骤来确定所述第二设置：根据确定的第一设置来设定或控制所述子集中的延迟元件的状态，然后反复改变所述子集中的一个或多个延迟元件的状态，直到所述延迟线的总传播延迟与参考时钟信号的第二整数个(半)周期对应为止。随后可将所述第一设置和所述第二设置用作限定所述总传播延迟的调节范围的端点的设置。

选择所述状态的第一设置产生的总传播延迟，可小于选择所述状态的第二设置而产生的总传播延迟。

对于每个可切换延迟元件来说，第一可传播延迟可小于第二传播延迟，其中所述第一设置可通过下列步骤来确定：将所述子集中的每个延迟元件设定或控制成相应的第一状态，然后反复改变一个或多个延迟元件的状态以增大总传播延迟，直到所述延迟线的总传播延迟与参考时钟信号的第一整数个(半)周期对应为止。另外，所述第二设置可通过下列步骤来确定：根据确定的第一设置来设定或控制所述子集中的每个延迟元件，然后反复改变一个或多个延迟元件的状态以增大总传播延迟，直到所述延迟线的总传播延迟与参考时钟信号的第二整数个(半)周期对应为止。

而且，根据上述任一个实施例，对于包括触发器电路的系统来说，该实施例可能特别有利。由于选择所述状态的第一设置导致总传播延迟与参考时钟信号的第一整数个(半)周期相对应，并且选择所述第二设置导致总传播延迟与参考时钟信号的第二整数个(半)周期相对应，所以，可以对用于触发小波发射的第一触发信号与用于触发参考小波生成的第二触发信号之间的延迟进行线性控制。例如，假定第二整数等于第一整数加一，则由所述触发器电路输出的第一触发信号与第二触发信号之间的同一延迟可通过下列操作之一来获得：将所述触发器电路的上升沿和/或下降沿的数量设定为X，并根据确定的第二设置来设置所述可切换延迟元件；或将所述触发器电路的上升沿和/或下降沿的数量设定为X+1，并根据确定的第一设置来设置所述可切换延迟元件。因此，第一触发信号与第二触发信号之间的延迟控制的线性度可得到改进。一个相关的优点是，由于可确定细延迟控制的调节范围(也就是延迟线的总传播延迟)与参考时钟信号的恰好一个(半)周期相对应，所以可避免延迟范围(该范围超过参考时钟信号的一个(半)周期)的相关性测量出现重叠或中断。因此，将参考时钟信号的一个(半)周期的长度除以其中可在第一设置与第二设置之间调节延迟线的总传播延迟的步长的数量，便可估计延迟线的总传播延迟的步长。该估计值的最大误差将对应于总传播延迟的步长。

根据一个实施例，所述控制器被进一步布置用于确定在所述延迟线的输入端接收到的参考时钟信号与从所述延迟线输出的延迟参考时钟信号之间的相位差，并且基于所述确定的相位差反复改变所述延迟元件子集中的一个或多个延迟元件的状态，由此确定所述第一设置和/或第二设置。所述控制器可改变所述子集中的一个或多个延迟元件的状态，直到确定的相位差与零的差值小于某阈值(如果对应参考时钟信号的整个周期进行调整)，或直到确定的相位差与180度的差值小于某阈值(如果对应参考时钟信号的半周期进行调整)。该实施例可应用于上述任一个包括确定第一设置或第二设置或这两种设置的实施例。确定相位差这种方式可准确地确定所述延迟线的总传播延迟与参考时钟信号的多个(半)周期充分对应的时刻。

根据一个备选实施例，所述系统可被布置用于在其测量模式期间，针对参考小波与接收到的小波之间的每种相关性，确定并记录在所述延迟线的输入端接收到的参考时钟信号与在所述延迟线的输出端发射的延迟参考时钟信号之间的相位差。这样，就有可能在后处理期间，也就是借助找到所述延迟线的延迟元件的状态导致产生所需相位差(例如，接近0度或接近180度)的设置，来确定所述子集中的延迟元件的状态的上述第一设置和第二设置。因此，可以在后处理期间估计发射小波与生成参考小波之间由于所述延迟线的每种设置以及所述步长而产生的延迟。

附图说明

读者在阅读下文参照附图对本发明构思的优选实施例进行的示例性而非限制性的详细描述之后，将更好地理解本发明构思的上述以及附加的目的、特征和优点，附图中相同的参考标号用于指示相同的元件，其中：

图1是根据一个实施例的发射器-接收器系统的一般布局的示意图。

图2示意性地示出图1中的定时电路的一个实施例。

图3示出了根据一个实施例的延迟线。

图4示出了根据一个实施例的延迟线。

图5至图7示出了使用中的发射器-接收器系统的一个实施例的各个方面。

图8示出了定时电路和控制器的一个实施例。

图9示出了定时电路和控制器的一个实施例。

图10示出了定时电路和控制器的一个实施例。

具体实施方式

现在将参照附图来描述本发明构思的各个方面的详细实施例。

图1大体示出了根据一个实施例的发射器-接收器系统100的布局。为简洁起见，下文将发射器-接收器系统称为系统100。系统100包括发射器102和接收器108。发射器102包括第一小波生成器104。发射器102被布置用于发射由第一小波生成器104生成的小波。如下文将更详细地描述，第一小波生成器104可被布置用于响应触发信号P_tx而生成小波。接收器108被布置用于接收最初由发射器102发射并由外部对象反射的小波，对象的类型取决于系统100的具体应用。接收器108包括第二小波生成器110。如下文将更详细地描述，第二小波生成器110可被布置用于响应触发信号P_rx而生成小波。由第二小波生成器110生成的小波在下文可被称为参考小波。

接收器108还包括相关器电路111，相关器电路111被布置用于将参考小波与接收器108接收到的小波(如果有的话)关联起来。更一般地，相关器电路111可被布置用于将相关器电路111的第一输入端所接收的参考小波与相关器电路111的第二输入端所接收的信号关联起来。所述信号可包括也可不包括接收到的小波，具体取决于参考小波的时序。相关性结果可在接收器108的输出端提供。根据一个优选的实施例，相关器电路111包括混合器，用于将参考小波与接收到的小波混合。可将乘积W_mix提供给积分器(图1中未示出)，积分器可与接收器108形成一个部件，也可被布置在接收器108的外部。可将积分乘积W_int提供给模拟数字转换器(ADC)和数字信号处理器(DSP)，以便进一步处理和分析。另外，也可先将积分乘积W_int放大或衰减，再将其提供给ADC，以便相对于ADC的动态范围优化信号电平。放大或衰减可以是变化的，以使不同的信号电平适应ADC动态范围。

如图1示意性地示出，发射器102可包括发射天线106，其中发射器102可被布置用于经由发射天线106发射小波。类似地，接收器108可包括接收天线112，其中接收器108可被布置用于经由接收天线112来接收小波。在这种情况下，相关器电路111的输入端可连接到接收天线112的输出端。发射天线106和接收天线112可为系统100提供改进的范围和改进的定向控制。尽管图示的天线为物理上分离的天线，但备选地，系统100可使用同一根天线来发射小波和接收小波。如有需要，可设置额外的放大器(未示出)来连接到发射器天线和接收器天线这两者。这些天线可按集成天线具体实施(诸如贴片天线配置)的形式提供。另外的非限制性例子包括缝隙配置、环形配置、螺旋配置、蝶形配置、维瓦尔第(Vivaldi)配置和准八木(quasi-Yagi)配置。

系统100还包括定时电路，在图1中一般用参考标号118指示。定时电路118被布置用于在定时电路118的输入端接收参考时钟信号Ref_clock，以及输出第一触发信号Tx_trigg和第二触发信号Rx_trigg，其中，输出信号Tx_trigg的时刻和输出信号Rx_trigg的时刻相对彼此延迟。可能存在各种形式的Tx_trigg和Rx_trigg。例如，定时电路118可被布置用于通过增大或减小定时电路118的Tx_trigg输出端处的电压电平来输出Tx_trigg。类似地，定时电路118可被布置用于通过增大或减小定时电路118的Rx_trigg输出端处的电压电平来输出Rx_trigg。因此，Tx_trigg和Rx_trigg各自可包括一个上升沿或下降沿。备选地，第一触发信号Tx_trigg和第二触发信号Rx_trigg各自可包括一个或多个上升沿和/或下降沿。例如，Tx_trigg和Rx_trigg各自可(例如)包括一个脉冲或一连串脉冲。

参考时钟信号Ref_clock可以是在高电平或高状态与低电平或低状态(例如，第一电压电平与第二电压电平)之间振荡的周期信号。Ref_clock可由包含在系统100中或被布置在系统100外部的参考时钟提供。Ref_clock信号的周期的持续时间将在下文表示为T_ref。Ref_clock形成系统100的控制信号，从而为系统100提供时间基准。参考时钟信号的频率将取决于系统100的应用。作为一个非限制性例子，参考时钟信号的频率可在10MHz至10GHz范围内。

任选地，定时电路118的前面可以设置频率倍增器或上变频器(未示出)，频率倍增器或上变频器被布置用于接收处于基础频率的时钟信号，并且输出频率为基础频率的倍数的时钟信号。频率倍增器可(例如)使用锁相回路(PLL)来实施，锁相回路被布置用于接收并锁定接收到的时钟信号的相位，并将接收到的时钟信号按因数P(例如，可任选配置的分数或整数)向上变频。由此，可使用较高频率的参考信号来控制生成发射小波和生成参考小波这两个事件的相对时序，同时避免在连接到系统100的其他(未示出)部件中出现高频时钟信号。在下文中，由定时电路接收的参考时钟信号Ref_clock因而可以是具有基础频率或上变频频率的参考时钟信号。

系统100还包括第一脉冲生成器114。第一脉冲生成器114被布置用于从定时电路118接收第一触发信号Tx_trigg。脉冲生成器114被进一步布置用于响应接收到第一触发信号Tx_trigg而输出脉冲信号P_tx。因此，Tx_trigg可触发第一脉冲生成器114输出信号。更具体地，P_tx可以是基带脉冲。P_tx的持续时间可为Ptx_dur。脉冲生成器114可包括数字门(诸如INV、NOR和NAND)的组合，这些门的配置使第一脉冲生成器114的输入端所接收的上升沿或下降沿能够触发脉冲生成器的输出端生成脉冲。例如，可将输入信号馈送到NOR门的第一输入端和INV门的输入端。INV门的输出端可连接到NOR门的第二输入端。采用这种配置，输入信号的每个下降沿都可触发脉冲P_tx，此时脉冲的持续时间对应于INV门的传播延迟。然而，这只是脉冲生成器具体实施的一个例子，存在其他使用数字门、晶体管、二极管和无源器件提供相同功能的方法。

第一小波生成器104被布置用于响应信号P_tx而输出小波。更具体地，第一小波生成器104可被布置用于响应接收到P_tx而生成并输出小波。有利的是，第一小波生成器104可被布置用于生成持续时间等于P_tx_dur的小波。

系统100还包括第二脉冲生成器116。第二脉冲生成器116被布置用于从定时电路118接收第二触发信号Rx_trigg。脉冲生成器116被进一步布置用于响应接收到第二触发信号Rx_trigg而输出脉冲信号P_rx。因此，Rx_trigg可触发第二脉冲生成器116输出信号。更具体地，P_rx可以是基带脉冲。P_rx的持续时间可为P_rx_dur。P_rx_dur可等于T_rx_dur。

参考图1，第二小波生成器110被布置用于响应脉冲信号P_rx输出小波，从而形成参考小波。更具体地，第二小波生成器110可被布置用于响应接收到P_rx而生成并输出小波。有利的是，由第二小波生成器110输出的小波的持续时间对应于P_rx_dur。

如果Tx_trigg和Rx_trigg包括单个上升沿和/或下降沿，则输出Tx_trigg和Rx_trigg可引起第一脉冲生成器114和第二脉冲生成器116分别输出单个脉冲信号P_rx和T_rx。而如果Tx_trigg和Rx_trigg包括多个上升沿和/或下降沿，则输出Tx_trigg和Rx_trigg可引起第一脉冲生成器114和第二脉冲生成器116分别输出多个脉冲信号P_rx和T_rx。因此，输出单个触发信号(Tx_trigg或Rx_trigg)可导致生成多个小波(由第一小波生成器114生成的发射小波，或由第二小波生成器110生成的参考小波)。

虽然在图1中，一直将第一脉冲生成器114示为与第一小波生成器104分离的组件，但作出这种区分只是为了方便理解。例如，第一脉冲生成器114的功能可在与第一小波生成器104所处电路相同的电路中实施。根据该例子，所述系统可包括第一小波生成器104，第一小波生成器104被布置用于响应从定时电路118接收到触发信号Tx_trigger而输出小波。另外，尽管在图1中第一脉冲生成器114被设置在发射器102外部，但第一脉冲生成器114也可形成发射器102的一部分。该论述相应地适用于第二脉冲生成器116和第二小波生成器110。此外，尽管系统100包括两个分离的小波生成器，但本发明的构思同样适用于使用同一个小波生成器来生成发射小波和参考小波的系统。例如，可将开关布置在小波生成器的输出端，从而允许将生成的小波提供给发射天线106或相关器电路111。

第一小波生成器104和第二小波生成器110可各自包括脉冲振荡器电路，该脉冲振荡器电路被布置用于从断开状态切换到接通状态并且回到断开状态，其中该振荡器电路在接通状态期间生成并输出振荡信号，以形成具有初始预定瞬时相位的发射小波或参考小波。对于发射小波和/或参考小波中的每一者来说，初始瞬时相位(即，在所生成小波的振荡启动时的瞬时相位)可以是相同的(例如，瞬时相位为0°)。然而，也考虑到初始瞬时相位的变化(例如，生成第一组初始瞬时相位为0°的一个或多个发射小波或参考小波，以及随后的一组初始瞬时相位为180°的一个或多个发射小波或参考小波)。根据一个优选例子，第一小波生成器104和第二小波生成器110可在发射器操作中使用如PCT/EP2011/058847中所描述的收发器模块来实施。该收发器模块包括：储能电路；可变微分电导(VDC)，该可变微分电导优选呈共振隧穿二极管(RTD)的形式，并且耦合到所述储能电路；以及可变电阻，该可变电路耦合到该VDC并且被布置用于使该VDC在该收发器的第一操作状态期间偏置到正微分电导区域中，并且使该VDC在该收发器的第二操作状态期间偏置到负微分电导区域中。在收发器的第一操作状态期间，无输出信号生成，并且在第二操作状态期间，生成正弦射频信号。因此，通过使收发器从第一状态切换到第二状态并且再次回到第一状态，可生成小波信号，其中小波的持续时间对应于该收发器处于其第二操作状态的时间。收发器可响应于接收脉冲信号(即，P_tx或P_rx)而切换到第二状态，并且在脉冲信号的持续时间内维持第二状态。与其他小波生成方法相比，这种具体实施提供了一种复杂度较低的方法来生成小波，该小波具有明确限定的开始位置和持续时间，并且在小波内具有相干相成分，该相干相成分实现了取决于相的系统具体实施诸如系统100，以及由于脉冲操作而引起的低功耗。这个特定的具体实施能够在毫米波带中生成持续时间介于10ns与10ps之间的小波，二者分别给出了1.5m至1.5mm的的理论距离分辨率。上述小波生成器可通过使用例如其他振荡器配置根据负微分电导或正反馈来实施，这样可能快速地开始和断开振荡。小波生成器的备选具体实施包括：使连续振荡经过可切换放大器、对基带脉冲进行滤波、对基带脉冲进行上变频，或使用数字门创建所需波形。

参考图1，系统100包括控制器120。控制器120被布置用于控制：一方面，Ref_clock的上升沿或下降沿与触发信号Tx_trigg的输出之间的延迟；另一方面，Ref_clock的上升沿或下降沿与触发信号Rx_trigg的输出之间的延迟。由此，控制器120可控制Tx_trigg与Rx_trigg之间的相对延迟，如以下更详细地描述。通过控制触发信号Tx_trigg与Rx_trigg之间的延迟，控制器120可控制小波的发射与参考小波的生成之间的延迟。

图2示意性地示出了定时电路118的一个实施例。定时电路118包括将在下文更详细地描述的延迟电路122和触发器电路。延迟电路122包括延迟元件123-1至123-A，所述延迟元件通常标记为123。延迟线122的延迟元件123按序列布置形成延迟线。因此下文可将延迟电路122称为延迟线122。延迟元件123的数量(以A表示)可针对不同的具体实施发生变化，如根据下文可以理解的那样。

在图2中，每个延迟元件123均示为包括呈反相器形式的逻辑电路元件。反相器可实现可靠且高功效的延迟线具体实施。然而，其他类型的逻辑电路元件也是可能的，诸如与门和或门。更一般地说，可使用被布置用于在输入端接收信号，并且在一定时间(即，电路元件的传播延迟)后在输出端发射所接收信号的任何电路元件。例如，该电路元件可在输入端接收信号，并且在输出端响应于所接收信号的信号电平(例如，电压电平)超过预定阈值而发射信号。在本申请的上下文中，可将延迟元件或另一组件的传播延迟定义为，输入端的变化的信号电平与输出端的变化的信号电平之间的时间长度。更具体地讲，可将传播延迟确定为：从输入信号的电平与最大输入振幅的50％相交时刻，到输出信号的电平与最大输出振幅的50％相交时刻所经过的时间。这些定义对应于本领域中的既定惯例。

参考图2，延迟线122被布置用于在延迟线122的输入端接收参考时钟信号Ref_clock，并且在延迟线122的输出端发射延迟参考时钟信号。延迟元件123-1可从延迟线122的输入端接收Ref_clock。每个延迟元件123-2至123-A随后可从前一个延迟元件123-1至123-(A-1)一个接一个地接收Ref_clock的(部分地)延迟表示，并且向下一个延迟元件123-2至123-A发射Ref_clock的(部分地)延迟表示。

根据本发明的发明构思，每个延迟元件123被布置成可独立于延迟线122的其他延迟元件123(如果有的话)而在两个状态之间切换。下文中，将对延迟线122的A个延迟元件123进行参考。然而，应当指出的是，延迟线122可包括另外的延迟元件，该另外的延迟元件可以是也可以不是可切换延迟元件。因此，延迟元件123可形成延迟线122的延迟元件子集。切换到第一状态的延迟元件123-i可呈现传播延迟τ_i(i＝1…A)。切换到第二状态的延迟元件123-i可呈现传播延迟τ_i+Δt_i。可以理解的是，不同延迟元件的τ_i可存在差别，例如，由于制造期间或轻微不同的电环境之间的缺陷而存在差别。根据下文可以理解的是，不同延迟元件的τ_i的差异不会对延迟线122相对于系统100的可用性产生负面影响。另外，延迟元件123之间的Δt_i可略微改变。延迟元件122应当优选设计成使得延迟元件123之间的Δt_i的任何变化最小化或至少减小。为了简化对本发明的发明构思的理解，在以下讨论中可以假定，这些差异可忽略不计，并且τ_i和Δt_i对于所有延迟元件来说基本上等同，因此可省略指数i。

通过控制这些状态(即，将延迟元件在它们各自的状态之间切换)，延迟线122的总传播延迟可以Δt大小的离散步长(从而形成延迟线的步长)从A*τ变为A*(τ+Δt)。任选地，延迟元件123中的一者或多者可在三个状态之间切换，其中延迟元件123的传播延迟可在τ、τ+Δt或τ+2*Δt中的任一者之间切换。更一般地说，延迟元件可在D+1个不同状态之间切换，其中D≥1。这样一种延迟元件的传播延迟由此可以Δt大小的离散步长在持续时间为τ至τ+D*的传播延迟之间变化。

在一个例子中，所有A个延迟元件123可在D+1个状态之间切换，其中延迟线122的总传播延迟可以步长为Δt的离散步长从A*τ变为A*(τ+D*Δt)。然而，并不要求所有A个延迟元件均可在相同数量的状态之间切换。也不要求第一状态的第一传播延迟与第二状态的第二传播延迟之间的差值对于不同延迟元件来说均相同。在一个例子中，延迟线122可包括一个可切换延迟元件123(A＝1)，该延迟元件123可在多个状态之间切换，每个连续状态均使延迟元件123的传播延迟以步长Δt增加。在一个例子中，延迟线122可包括两个延迟元件123，第一延迟元件可在D+1个状态之间切换，状态s下的传播延迟为τ+Δt*(s-1)(其中1≤s≤D+1)，并且第二延迟元件可在两个状态之间切换，传播延迟分别为τ和τ+Δt*D。延迟线122的总传播延迟从而可以Δt大小的步长在2*τ与2*τ+Δt*2*D之间进行调节。更一般地说，每个延迟元件123均可在两个或更多个状态之间切换，其中所述状态中的任何两个状态的传播延迟之间的差值等于一个或多个单位的步长Δt。此外，所有延迟元件123结合起来促成了延迟线122的总传播延迟，该总传播延迟可以多个Δt大小的步长在最小总传播延迟与最大总传播延迟之间进行调节。

一般来讲，优选地将系统参数A和τ确定成使得A*τ对应于Ref_clock的一个或多个周期，即T_ref。备选地，如以下进一步描述，A和τ可以使得A*τ对应于Ref_clock的一个或多个半周期，即T_ref/2。此外，步长Δt优选小于Ref_clock的周期。有利的是，Δt被确定成使得需要多个单位的Δt来对应于Ref_clock的周期。延迟线122的调节范围优选满足或超过Ref_clock的周期时间T_ref。

任选地，延迟线122可包括额外一个不可切换延迟元件(未示出)。该额外延迟元件可用作被布置在延迟线122的输出端处的缓冲级。在一些情况下，缓冲级可通过为延迟线122提供明确限定的输出电容而改善系统100的准确度和可预测性。例如，缓冲级可包括与延迟元件123类型相同的反相器。出于相对应的考虑，也可将缓冲级布置在延迟线122的输入端处。可以理解的是，缓冲级可致使延迟线122产生一定量的总传播延迟。然而，不管延迟元件123的切换状态如何，缓冲级对延迟线122的总传播延迟的影响一般来说都是恒定的，并且因此为了简化理解，下文将忽略该影响。

为了便于理解本发明的发明构思，在下文可以假定，延迟线122包括A个延迟元件123，这些延迟元件各自可在D+1个状态之间切换。参考图2，控制器120被布置用于通过控制延迟元件123的状态而控制延迟线122的总传播延迟。控制器120可使用由控制器120输出并且由延迟线122接收的数字控制信号Rx_fine来控制延迟线122。如以下更详细地描述，控制器120可包括用以确定Rx_fine的算术逻辑单元。Rx_fine可被布置用于向延迟线122指示每个延迟元件123应当被切换到哪些状态，即，指示延迟元件123的状态设置。对延迟元件123状态的特定设置可称为延迟线122的配置。延迟线122因此可提供数字时间传递函数，即，将由数字控制信号Rx_fine表示的数字值转换为延迟线122的总传递延迟。例如，控制信号Rx_fine可在串行总线或并行总线上发射到延迟线122。延迟线122的控制可通过多种不同方式实施：

在一个具体实施中，Rx_fine可以是含有A个信号部分或信号分量的数字信号，A个信号部分或信号分量中的每一者向A个延迟元件123中的每一者指示出将要添加到每个延迟元件123的τ的Δt单位数量(即，0到D)。

在一个具体实施中，延迟线122可包括多个数字输入，每个延迟元件123具有一组输入，每一组包括D个输入，其中由控制器120向每个输入提供的控制信号分量可控制是否将另一个传播延迟Δt添加到相关延迟元件123的τ。例如，将第一信号电平(例如，高电平)提供到延迟元件123的D个数字输入中的d个数字输入，并且将第二信号电平(即，低电平，与该高电平相比)提供到延迟元件123的剩余(＝D-d)数字输入可导致延迟元件123将d个单位的Δt添加到延迟元件123。

控制信号Rx_fine可以是A*D位的数字温度计编码的控制信号。温度计编码的控制信号可稳定且方便地实现对切换延迟元件123的控制。具体来说，延迟线122的总传播延迟可通过改变仅一个延迟元件123的状态并由此改变控制信号的仅一位的值而增加Δt。在使用了温度计码的情况下，控制信号可包括A个组的D个位，其中每一组均控制特定延迟元件123的状态。例如，Rx_fine可具有格式

{[a₁,…a_D]1,…,[x₁,…,x_D]_A}

其中[a₁,…a_D]₁控制延迟元件123-1的D个数字输入的状态，并且[x₁,…,x_D]A控制延迟元件123-A的D个数字输入的状态。

备选地，Rx_fine可以是log₂(A*D)位的数字二进制编码控制信号。因此，Rx_fine可指示将要添加到延迟线122的总传播延迟的Δt单位数量。延迟线122可被布置用于根据Rx_fine来相应地控制延迟元件123的状态。例如，延迟线122可被布置用于向Rx_fine应用二进制到温度计的代码转换，其中可获得具有先前段落所示格式的代码。

尽管Rx_fine被称为数字控制信号，但也可能使用模拟控制信号Rx_fine来控制延迟元件123的切换。例如，Rx_fine可以是一种模拟信号，该模拟信号向延迟线122指示将使用频率或振幅调制而切换到每个状态的延迟元件的数量。延迟线122可包括解调器，以对信息解码并随后相应地控制延迟元件123的切换。

根据一个实施例，每个延迟元件123包括逻辑电路元件和可变电容性负载，其中每个延迟元件均可通过改变逻辑电路元件的电容性负载而在其相应的状态之间切换。电容性负载可被布置在相关逻辑电路元件的输出端。更具体地讲，延迟元件123的逻辑电路元件可互连，其中相邻逻辑电路元件之间的互连包括可变电容性负载。通过使延迟元件的电容性负载在两个或更多个水平之间变化，延迟元件可在两个或更多个状态之间切换，每个状态提供一个不同的传播延迟。

图3中示出了延迟线322的一个优选实施例，该延迟线包括具有可变电容性负载的延迟元件。延迟线322可以如系统100中的延迟线122那样使用。以下将对延迟元件323-1(对应于延迟元件123-1)进行参考，然而该讨论相应地适用于延迟线322的另外的延迟元件。延迟元件323-1包括呈反相器360形式的逻辑电路元件。反相器360的输出端连接到后一个延迟元件的反相器的输入端。延迟元件323-1还包括一组一个或多个变抗器，每个变抗器均可切换地连接到反相器360的输出端。每个变抗器及其相关开关(通常标记为370)因此形成反相器360的可变电容性负载370，该负载可在零(断开时)与C(连接时)之间变化，C是可变电容性负载370的变抗器的电容，以使得延迟元件323-1的传播延迟增加Δt。所连接的每个变抗器因此可使得延迟元件323-1的输出达到后一个延迟元件的触发水平所需的时间增加Δt。参考先前的讨论，延迟元件323-1的可变电容性负载370的数量可表示为D。根据一个备选布置方式，每个可变电容性负载370的开关可相反地被布置在变抗器与地面之间。在任何情况下，开关都可如上所述由控制信号Rx_fine控制。例如，连接到可变电容性负载370的每个变抗器的开关可根据在延迟线322的相关数字输入端所接收的信号来控制。

延迟元件323-1还包括变抗器380，该变抗器永久地连接到反相器360的输出端。当D个可变电容性负载370各自的开关打开时，延迟元件323-1的传播延迟(表示为τ)会由反相器360的传播延迟和变抗器380的电容限定。变抗器380因此使得延迟元件323-1的传播延迟τ能够在由变抗器380的调节范围极限所确定的范围τ_min至τ_max内进行调整。例如，如下所述，这种调整可用于校准延迟线323。如果不必进行调整，那么可省去变抗器380，其中延迟元件323-1的传播延迟τ将通过反相器360的传播延迟来限定。

延迟元件323-1的变抗器可以是，例如，变容二极管、MOSFET变抗器、肖特基二极管变抗器。这些类型的变抗器允许通过控制耗尽区来改变电容。另一个例子是MEMS变抗器，其中可通过控制施加到变抗器的电场而机械地调节电容器板之间的分离情况来改变电容。使用变抗器实施电容性负载提供了使得电容性负载(例如，C)能够得到调整的优点。因此，由每个可变电容性负载370所提供的Δt可在通过变抗器的调节范围极限所确定的范围Δt_min至Δt_max内进行调整。这可通过引入另外的自由度来改善延迟线322的灵活性。例如，如下所述，这种调整可用于校准延迟线323。变抗器还可允许进行制造后调整，以确保Δt在延迟线322的总传播延迟的整个调节范围内基本上恒定。然而，如果不需要这种可调性，则也可由一个或多个电容器提供可变电容性负载，该电容器具有固定的且明确限定的电容，并且可切换地连接到反相器360的输出端。另外，如上所述，可使用其他类型的逻辑电路元件来替代反相器360。

尽管在图3中，所有延迟元件均包括一组D个具有相同电容C的变抗器，但其他布置方式也是可能的。例如，延迟元件323-1可包括电容为C的可切换连接的变抗器/电容器，延迟元件323-2可包括电容为2*C的可切换连接的变抗器/电容器，或经由同一开关连接到相关反相器的输出端的电容为C的两个平行的变抗器/电容器，以此类推，延迟元件323-A包括电容为2^(A-1)*C的可切换连接的变抗器/电容器，或经由同一开关连接到相关反相器的输出端的电容为C的2^(A-1)个平行的变抗器/电容器。这种延迟线的总传播延迟可使用二进制编码控制信号来控制，每个数位位置控制相应延迟元件的开关的状态。

根据延迟线的一个备选实施例，延迟元件可在其相应的状态之间切换，这通过使可控变抗器的电容在至少第一电容C₁与第二电容C₂之间变化(C₂>C₁)而改变逻辑电路元件的电容性负载来实现。因此可在不使用开关的情况下布置可变电容性负载。参考先前讨论，每个延迟元件可例如包括D个这样的可控变抗器。每个延迟元件因而可在D+1个不同状态之间切换。

参考图2，根据一个备选实施例，延迟元件123各自包括逻辑电路元件，并且被布置成可通过改变供应到逻辑电路元件的电流而在其相应状态之间切换。通过使供应到延迟元件的逻辑电路元件的电流在两个或更多个水平之间变化，延迟元件可在两个或更多个状态之间切换，每个状态提供一个不同的传播延迟。

图4中示出了延迟线422的一个优选实施例，该延迟线包括可通过改变供电电流而得到切换的延迟元件。延迟线422可以如系统100中的延迟线122那样使用。以下将对延迟元件423-1(对应于延迟元件123-1)进行参考，然而该讨论相应地适用于延迟线422的另外的延迟元件。延迟元件423-1包括反相器460和一组D个电流限制晶体管470a和470b，该电流限制晶体管成对布置并且被布置用于通过限制供应到反相器460的电流而分别改变反相器460的充电电流和放电电流。每对电流限制晶体管470a和470b均可在以下两种状态之间切换：电流限制晶体管将反相器460的电流限于非零值的状态，与电流限制晶体管并不向反相器460供应电流的状态。在图4中，相应的开关被布置在相关电流限制晶体管470a与地面之间，然而，也可通过将开关布置在电流限制晶体管470a与反相器460之间来提供相同功能。对于电流限制晶体管470b和相应开关来说情况也是如此。延迟元件423-1还包括电流限制晶体管480a和480b，该电流限制晶体管被布置用于限制反相器460的电流。电流限制晶体管480a和480b永久地连接到反相器460。

本领域技术人员可以理解的是，在图4所示的电流具体实施中，由电流限制晶体管470a和480a所限制的电流可控制反相器460的输出的下降时间，并且因此仅控制反相器460的所输出的高-低传播延迟。相应地，这组电流限制晶体管480b和470b可控制反相器460的输出的上升时间，这对应于所输出的低-高传播延迟。优选地，可将电流限制晶体管470a和470b连接成D个对，以使得延迟元件423-1的传播延迟独立于上升沿或下降沿传播。然而，该具体实施并不受限于使用电流限制晶体管470a和470b两者，也不受限于此二者成对受控的情况。

在延迟元件423-1的第一状态下，每个电流限制晶体管470a和470b可连接到反相器460。在第一状态下，电流限制晶体管470a和480a(相应地，470b和480b)的电流总和被布置成使得延迟元件423-1的传播延迟为τ。优选地，由电流限制晶体管470a(即，连接时)和电流限制晶体管480a(相应地，电流限制晶体管470b(即，连接时)和电流限制晶体管480b)供应到反相器460的电流总和，会使得反相器460在充电电流/放电电流主要受反相器460限制的模式下操作。通过使电流限制晶体管470a和470b以成对方式一对接一对地断开，反相器460可进入(渐增)电流限制模式。更具体地讲，通过使一对电流限制晶体管470a和470b断开(并且因此将延迟元件423-1切换到一个不同状态)，供应到反相器460的总电流的减少量可等于通过使一对电流限制晶体管470a和470b断开而受限的电流量。供应到反相器460的电流的减少会使得反相器460以及因此延迟元件423-1的传播延迟增加Δt。通过控制向反相器460供应电流的电流限制晶体管470a和470b对的数量，延迟元件423-1的传播延迟因此可在τ与τ+D*Δt之间变化。每个电流限制晶体管对470a和470b的状态可如上所述由控制信号Rx_fine控制。例如，连接到每个电流限制晶体管对470a和470b的开关可根据在延迟线422的相关数字输入端所接收的信号来控制。

与结合图3的讨论类似，所有延迟元件423都不需要包括相同数量的电流限制晶体管。例如，与上文的变抗器类似，延迟元件323-i可包括2(i-1)个平行的电流限制晶体管，每个电流限制晶体管将供应到反相器的电流限制一定量，使得传播延迟增加Δt。

电流限制晶体管470a和470b的极限电流可以是可调的。将电流限制晶体管470a和470b作为受控电流限制器实施提供了能够对极限电流进行调节的优点。这可通过引入另外的自由度来改善延迟线422的灵活性。这可进一步实现对延迟线422的模拟校准，如以下详细地描述。受控电流限制晶体管还可允许进行制造后调整，以确保Δt在延迟线422的总传播延迟的整个调节范围内基本上恒定。受控电流限制晶体管470a和470b可例如实施为电流反射镜。而且，电流限制晶体管480a和480b可具有可调极限电流。从下文可以理解电流限制晶体管480a和480b也被布置成具有可调极限电流的优点。然而，具有可调极限电流的电流限制晶体管可使用其他类型的电流限制装置诸如可调电阻器来实施。另外，如上所述，可使用其他类型的逻辑电路元件来替代反相器460。

此外，延迟元件的传播延迟也可通过控制供应到延迟元件的逻辑电路元件的电压来控制。供电电压的电平可由可配置的低压降调节器生成，以生成与电流限制晶体管对480a和480b相对应的电压，以及与可切换电流限制晶体管对470a和470b相对应的电压。

上文中，已引用了参数A、τ、D和Δt。本领域技术人员可以理解的是，A、τ、D和Δt的实际值是可针对系统100的不同具体实施和应用而变化的设计选择。作为适用于毫米波应用的一个非限制性示例，延迟元件123、323、423的逻辑电路元件(例如，反相器)的传播延迟的范围可为15至30皮秒，并且步长Δt的范围为0.5至10皮秒。另外，例如，如果延迟元件的数量A为10，并且每个延迟元件的可切换状态的数量D+1为20，每个状态都向延迟元件123、323、423的传播延迟添加Δt，那么延迟线122、322、422的总传播延迟可在200皮秒与400皮秒之间进行调节。

回到图2，定时电路118可还包括触发器电路，所述触发器电路在图2中由触发器电路124和触发器电路126表示。触发器电路124被布置用于从延迟线122接收延迟参考时钟信号，并且在延迟参考时钟信号的可配置的整数个周期Rx_coarse后输出触发信号Rx_trigg。从上文可以理解的是，从延迟线122输出的延迟参考时钟信号的周期为T_ref。周期Rx_coarse的数量可由控制器120控制。例如，控制器120可向触发器电路124的数字输入Rx_coarse以二进制格式提供指示Rx_coarse值的数字信号。Rx_coarse值可被记录在触发器电路124的寄存器中。触发器电路124可还包括计数器，所述计数器响应于接收延迟参考时钟信号的上升沿或下降沿而以1递增。触发器电路124可被布置用于响应于计数器等于Rx_coarse而输出Rx_trigg信号。触发器电路124可还包括复位输入端Reset，使得控制器120能够通过提供第一预定控制信号而将触发器电路124的计数器复位为零。触发器电路124可进一步被布置用于在复位控制信号的持续时间内对所接收的时钟信号无响应。触发器电路124可被布置用于可响应于向复位输入端Reset提供第二预定控制信号的控制器120而对所接收的时钟信号作出响应。Reset输入端因此可用于控制小波生成的重复频率(即，脉冲重复频率)。

如图2所示，系统100可还包括触发器电路126，所述触发器电路可被布置用于接收参考时钟信号Ref_clock并且在参考时钟信号Ref_clock的可配置数目的周期Tx_coarse后输出触发信号Tx_trigg。控制信号Tx_coarse可在串行总线或并行总线上发射到触发器电路126。触发器电路124的描述相应地适用于触发器电路126并且因此不再重复。

通过延迟线122、触发器电路124和另一个触发器电路126，可由控制器120控制Tx_trigg的输出与Rx_trigg的输出之间的延迟(即，相对定时)。更具体地讲，所述延迟可以数字方式控制。具体地讲，定时差可表示为：

(公式1)延迟＝(Rx_coarse-Tx_coarse)*T_ref+Rx_fine*Δt+A*τ

控制器120可包括计算单元，所述计算单元被布置用于基于提供给控制器120的延迟的所需值以及参数τ、Δt和A确定变量Rx_coarse、Tx_coarse和Rx_fine。系统100因此使得小波的发射与参考小波的生成之间的延迟能够发生大于T_ref的变化，这通过控制器120改变Tx_coarse和/或Rx_coarse来实现。同时，小于T_ref的变化可通过控制器120改变Rx_fine来实现。由触发器电路124和126形成的触发器电路因此提供“粗延迟控制”，其中步长或分辨率为T_ref。同时，延迟线122提供“细延迟控制”，其中步长或分辨率为Δt。

在一个备选实施例中，如果延迟线122被布置用于向触发器电路126而不是触发器电路124输出延迟参考时钟信号，则可获得类似功能。在另一个备选实施例中，可将由触发器电路124和126形成的触发器电路从定时电路118中省去，其中第一脉冲生成器114和第二脉冲生成器116可被布置用于分别响应于接收到参考时钟信号Ref_clock和由延迟线122输出的延迟参考时钟信号而分别输出P_tx和P_rx。在这样一个实施例中，参考时钟信号Ref_clock和延迟参考时钟信号可用作触发信号以生成发射小波和参考小波。这个实施例可用于多个应用，其中延迟线122的延迟调整范围满足所述应用的最大延迟要求。在另一个备选实施例中，触发器电路124可被布置在延迟线122之前并且因此被布置用于接收参考时钟信号Ref_clock并向延迟线122输出触发信号Rx_trigg。延迟线122因此可被布置用于在延迟线122的输入端接收Rx_trigg并且在延迟线的总传播延迟之后，在延迟线122的输出端发射Rx_trigg。第二脉冲生成器126可进一步被布置用于响应于从延迟线122接收Rx_trigg而输出P_rx。

任选地，可将分接头布置在触发器电路124的输出端，以提供触发信号ADC_trigg用于触发ADC，从而对来自相关器电路111的输出W_int采样并数字化。

备选地或除此之外，触发器电路124和126可被布置用于对所接收时钟信号的多个上升沿以及下降沿进行计数。对于占空比为50％的参考时钟信号来说，这使得触发器电路124和126能够在可配置数目的半周期长度T_ref/2后输出触发信号Tx_trigg和Rx_trigg。如果触发器电路124和126被布置用于对上升沿和下降沿两者进行计数，那么公式1中的项T_ref应替换为T_ref/2。

现在将参考图5至图7给出描述处于测量工作模式的系统100的一个例子。触发信号Tx_trigg和Rx_trigg触发第一脉冲生成器114和第二脉冲生成器116，其中生成第一脉冲信号P_tx和第二脉冲信号P_rx。P_tx与P_rx之间的延迟由公式1给出并且由控制器120配置，所述控制器确定Rx_coarse、Tx_coarse和Rx_fine的值以获得所需延迟(公式1中的“延迟”)。P_tx触发第一小波生成器104生成小波W_tx供发射器102发射。在被一个或几个对象反射后，小波可由接收器108的第二天线112接收。天线112的输出W_rx耦合到相关器电路111并且与从第二小波生成器110所接收的参考小波W_ref混合。混合信号W_mix随后可被提供到积分器。如上所述，积分信号W_int可由ADC采集并提供到DSP进行进一步处理。这些步骤可针对小波W_tx的发射与参考小波W_ref的生成之间的多个不同延迟而重复进行以确定相关性组。完全相同的延迟可用于不止一次测量以使得W_rx、W_mix和/或W_int能够求平均并且增大某个延迟的SNR。W_int为最大值的延迟对应于所发射小波(W_tx)、随后被反射并且此后被接收的小波(W_rx)的渡越时间。

图6示出了在其中在系统100的范围内存在两个对象的情况下所接收的信号。图7示出了对于W_tx与W_ref之间的多个不同延迟来说，由于将图6中的所接收信号与参考小波W_ref混合并积分而产生的相关性组。所述相关性组示为整数X的函数，表示W_ref与W_tx之间的相对延迟，单位为Δt(或类似地，表示Tx_trigg与Rx_trigg之间的相对延迟)。如果这两个反射分开至少小波长度(这可通过P_tx的持续时间即如上所述的Ptx_dur来控制)，那么这两个反射可以单独地识别。可将对在图7中检索相关性组的过程进行描述的算法描述为两级嵌套循环函数。X值对应于ALU 850的延迟设置延迟，其中延迟等于零可对应于例如Tx_coarse、Rx_coarse和Rx_fine均等于零。另外，延迟等于一可对应于Rx_fine等于一而Tx_coarse和Rx_coarse仍为零。在每个相关后，延迟可增加一个步长，这将会对Rx_fine值产生影响，使得对于延迟的每个阶跃增加来说，Rx_fine值也可能会阶跃增加。然而，当Rx_fine达到其最大值时(即，当延迟线的总传播延迟最大化时)，Rx_fine被复位为零，而Rx_coarse增加一个步长。重复进行，直到延迟达到图7中存在的最大X值。

虽然已在上文中在测距或雷达应用的背景下描述了系统100，但系统100也可在其他背景下使用。例如，系统100可用于通过将其间的延迟固定到特定值来检测对象的邻近度并且针对参考小波与接收到的小波之间的超过预定阈值的相关性进行监测，从而表明反射所发射小波的对象存在于与特定延迟值相对应的距离处。

从上文可以理解的是，系统100提供调整Tx_trigger信号和Rx_trigger信号的相对定时的两个独立可控机制：控制Tx_coarse和Rx_coarse的粗延迟控制；以及控制Rx_fine的细延迟控制。

优选地，系统100被布置用于使得细延迟控制的调整范围(即，延迟线122(或322或422)的总传播延迟的调整范围)(或同义地，延迟线的动态范围)与Ref_clock的至少一个周期长度T_ref(或如果适用的话，T_ref/2)相对应。调整范围的下端点(例如，延迟线122的总传播延迟的最小值，即A*τ)优选使得参考时钟信号延迟Ref_clock的整数个周期(即，T_ref，或如果适用的话，T_ref/2)。调整范围的上端点(例如，延迟线122的总传播延迟的最大值，即A*τ+A*D*Δt)优选与下端点相差T_ref(或如果适用的话，T_ref/2)。在系统100的设计期间，参数A、τ、D和Δt以及参考时钟信号Ref_clock的频率可被选择成使得获得所需的下端点和上端点。

在一些情况下，可能很难在设计和构造期间准确地确定这些参数，以使得获得系统100和延迟线122的以上提及的优选特征。例如，制造期间的温度变化或不准确性可能会导致偏差。因此，在一些情况下，由定时电路118所提供的数字时间传递函数可具有重叠或间隙。当延迟线122、322或422的动态范围大于周期时间T_ref(或T_ref/2)时，可能会出现“重叠场景”。W_tx与W_ref之间的同一延迟(公式1中的“延迟”)因而可针对Tx_coarse和Rx_coarse的不同设置而获得。这可能会导致数据点冗余并且测量时间增加。相反，当延迟线122、322或422的动态范围小于T_ref(或T_ref/2)时，可能会呈现“间隙场景”。这可能会导致数据点丢失，因为由定时电路118所提供的数字时间传递函数将具有宽度未知的间断点。下文中将描述解决了这些问题的实施例。

现在将参考图8描述延迟线的模拟校准的一个实施例。在图8中，元件818至826对应于图1和图2中的元件118至126。控制器820被布置用于在校准模式期间，进入第一工作状态(第一校准阶段)并且将延迟线822的每个可切换延迟元件设置成相应的第一状态，其中每个延迟元件呈现第一传播延迟。具体地讲，每个延迟元件的第一状态可以是延迟元件呈现其最小传播延迟(例如，与以上论述一致，可为τ)的状态。控制器820被进一步布置成在参考时钟信号Ref_clock的一个或多个周期或半周期期间，调整每个延迟元件的第一传播延迟，直到延迟线822的总传播延迟与整数个Ref_clock的周期I₁(或Ref_clock的半周期)相对应。

控制器820被进一步布置成进入第二工作状态(第二校准阶段)并且将每个可切换延迟元件设置成相应的第二状态，其中每个延迟元件呈现第二传播延迟。具体地讲，每个延迟元件的第二状态可以是其中延迟元件呈现其最大传播延迟(例如，与以上论述一致，可为τ+D*Δt)或大于延迟元件的第一传播延迟的至少一个传播延迟的状态。控制器820被进一步布置成在Ref_clock的一个或多个周期或半周期期间，调整每个延迟元件的第二传播延迟(例如，与以上论述一致，可包括调整Δt)，直到延迟线822的总传播延迟与整数个Ref_clock的周期I₂(I₂>I₁，优选地，I₂＝I₁+1)(或Ref_clock的半周期)相对应。所述校准随后完成，其中控制器820可根据测量模式开始工作。换句话讲，通过校准，可将延迟线822的第一总传播延迟调整为与Ref_clock的I₁周期或半周期相对应并且可将延迟线822的第二总传播延迟调整为与Ref_clock的I₂周期或半周期相对应。

如图8所示，控制器820包括相位比较器840。相位比较器840被布置用于确定Ref_clock与Delay_ref之间的相位差。相位比较器840可在相应的输入端接收Ref_clock和Delay_ref，并输出表示所确定相位差的信号。如果Ref_clock落后于Delay_ref，则相位比较器840可确定正相位差并且如果Ref_clock领先于Delay_ref，则相位比较器可确定负相位差，然而，相反的功能也是可能的。相位比较器840可以是模拟相位比较器、数字相位比较器或相位频率检测器，它们被布置用于输出电压与所确定相位差成比例的信号(可能是低通滤波信号)。作为另一个例子，相位比较器840可包括采样电路，所述采样电路用于(在使得延迟线822的每个延迟元件的传播延迟保持恒定的同时)在Ref_clock的一个或多个周期期间对Ref_clock和Delay_ref采样并且计算所采集的时钟信号之间的相位差。可将所计算的相位差使用数字模拟转换器转化成相应的模拟信号并且此后由相位比较器840输出。

在一个备选实施例中，其中延迟线822的输入端连接到触发器电路824的输出端，定时电路818可包括信号通路，所述信号通路平行于触发器电路824来布置并且允许Ref_clock在校准模式期间绕过触发器电路824。例如，信号通路可包括开关，所述开关可由控制器820在测量模式期间打开并且由控制器820在校准模式期间关闭。

回到图8，控制器820包括被布置用于输出第一控制信号v_offset的第一受控电压源842和被布置用于输出第二控制信号v_slope的第二受控电压源844。延迟线822包括对应的输入端，用于从控制器820接收v_offset和v_slope。如将在下文详细描述的，v_offset和v_slope可用于调整延迟线822的总传播延迟。在图8中，相位比较器840连接到电压源842和844两者。然而，同样有可能提供输出端连接到电压源842的第一相位比较器和输出端连接到电压源844的第二相位比较器。电压源842可在第一模式和第二模式下工作。在第一模式下，电压源842被布置用于使v_offset的输出电压保持恒定。在第二模式下，电压源842被布置用于基于从相位比较器840接收的信号的电压而改变v_offset的输出电压。然而，受控电压源844可相对于v_slope而不是v_offset以与电压源842类似的方式来布置。

取代被布置用于输出与Ref_clock和Delay_ref之间的相位差成比例的电压，相位比较器840可被布置用于输出：第一预定信号，如果相位差为正的话；第二预定信号，如果相位差为负的话；以及第三预定信号，如果相位差为零的话(或与零的偏差小于某阈值)。例如，所述预定信号可呈现不同的预定直流电压。受控电压源842可包括电荷泵和采样保持电路。电荷泵的输入端可连接到相位比较器840的输出端。电荷泵的输出端可连接到采样保持电路。电荷泵可被布置用于响应于接收到第一预定信号而输出递减电压，响应于接收到第二预定信号而输出递增电压，以及响应于接收到第三预定信号而输出恒定电压。在第一模式下，采样保持电路在一定电压下输出v_offset，该电路跟踪从电荷泵接收的信号的电压。在第二模式下，采样保持电路停止跟踪从电荷泵接收的信号的电压并使v_offset的输出电压保持恒定。电压源844可相对于v_slope以对应的方式布置。

如果触发器电路824和826被布置用于对时钟信号的多个上升沿或下降沿进行计数(从而对时钟信号的多个周期有效地计数)，那么电压源842和电压源844在其第二模式下，可被布置用于分别控制v_offset和v_slope的电压，以在Ref_clock与Delay_ref之间实现与零度相对应(或与零的偏差小于某阈值)的相位差。例如，电压源842和844可被布置用于确定从相位检测器840接收的信号的电压电平，并且响应于所确定的指示正相位差的电压电平而分别减小v_offset和v_slope的电压，以及响应于所确定的指示负相位差的电压电平而分别增大v_offset和v_slope的电压。

备选地，如果触发器电路824和826被布置用于对时钟信号的上升沿和下降沿两者进行计数(从而对时钟信号的多个半周期有效地计数)，那么电压源842在其第二模式下，可被布置用于控制v_offset的电压，以在Ref_clock与Delay_ref之间实现与零度相对应(或与零的偏差小于某阈值)的相位差。电压源844在其第二模式下可被布置用于改变v_slope的电压，以在Ref_clock与Delay_ref之间实现与180度相对应(例如，与180度偏离小于阈值)的相位差。备选地，电压源842可被布置用于改变v_offset的电压以实现与180度相对应的相位差，并且电压源844可被布置用于改变v_slope的电压以实现与零度相对应的相位差。其他变化也是可能的。例如，相位比较器840可在第一校准阶段被布置用于输出表示相位差与零的偏差的信号并且在第二校准阶段被布置用于输出表示相位差与180度的偏差的信号，反之亦然。

控制器820还包括校准控制块CCB 846，所述校准控制块被布置用于在校准模式期间，对控制器820的工作进行控制。更具体地讲，CCB 846被布置用于控制v_offset(在第一工作状态下)或v_slope(在第二工作状态下)是否应当基于由相位比较器840所确定的相位差来控制。在第一工作状态下，CCB 846可使电压源842在其第二模式下工作并且电压源844在其第一模式下工作。在第二工作状态下，CCB 846可使电压源842在其第一模式下工作并且电压源844在其第二模式下工作。电压源842的模式可例如通过由CCB 846输出的控制信号Cal_offset来控制。类似地，电压源844的模式可例如通过由CCB 846输出的控制信号Cal_slope来控制。例如，Cal_offset和Cal_slope可以是数字控制信号，其中第一信号电平使电压源842和844分别在其第一模式下工作并且第二信号电平使电压源842和844分别在其第二模式下工作。

控制器820可还包括计算单元848，所述计算单元被布置用于确定并输出具有结合图2所述的相应功能的控制信号Rx_fine、Rx_coarse和Tx_coarse。响应于进入控制器820的第一工作状态，计算单元848被布置用于输出控制信号Rx_fine，使得延迟线822的每个可切换延迟元件在第一工作状态的持续时间内被设置为其相应的第一状态。响应于进入控制器820的第二工作状态，计算单元848被布置用于输出控制信号Rx_fine，使得延迟线822的每个可切换延迟元件在第二工作状态的持续时间内被设置为其相应的第二状态。在校准模式下，CCB 846可例如向计算单元848提供第一预定信号(例如，具有第一预定电压的信号)以指示进入第一工作状态，并且提供第二预定信号(例如，具有第二预定电压的信号)以指示进入第二工作状态。有利的是，在校准模式期间，计算单元848可被布置用于向触发器电路824和826输出复位信号Reset，从而使它们的计数器被复位并且使触发器电路824和826在校准持续时间内对所接收的任何时钟信号无响应。

为了确定第一校准阶段和第二校准阶段何时完成，控制器820可实施锁定检测。例如，如图8所示，相位比较器840可被布置用于响应于Ref_clock与Delay_ref之间的低于预定阈值的相位差而向CCB 846发射锁定检测信号LD。响应于在校准模式期间第一次接收锁定检测信号LD，CCB 846可使控制器820从第一工作状态转变到第二工作状态。响应于在校准模式期间第二次接收锁定检测信号，CCB 846可使控制器820完成校准模式并转变到测量模式。然而，锁定检测也可在CCB 846中直接实施。例如，CCB 846可被布置用于监测相位比较器840的输出的振幅或分别由电压源846和844输出的v_offset(即，在第一工作状态下)和v_slope(即，在第二工作状态下)的振幅。

根据一个实施例，延迟线822可与延迟线322以相同的方式实施，然而其中增加了用于从控制器820接收控制信号v_offset和v_slope的相应的输入端。每个变抗器380的控制端子可连接到延迟线822的v_offset输入端，其中v_offset的电压可调整变抗器380的电容并且因此调整每个延迟元件的第一传播延迟(例如，与以上论述一致，可为τ)。每个延迟元件的可变电容性负载370的每个变抗器的控制端子可连接到延迟线822的v_slope输入端，其中v_slope的电压可调整可变电容性负载370的所有变抗器的电容并且因此调整每个延迟元件的第二传播延迟(例如，与以上论述一致，可为τ+D*Δt)。在第一工作状态下，控制器820可打开每个延迟元件的每个可变电容性负载370的开关(例如，使用控制信号Rx_fine)。此后，控制器820的电压源842可通过控制v_offset的电压而调整每个延迟元件的第一传播延迟，直到在Ref_clock与Delay_ref之间实现所需的相位关系。在第二工作状态下，控制器820可关闭每个延迟元件的每个可变电容性负载370的开关(例如，使用控制信号Rx_fine)。此后，控制器820的电压源844可通过控制v_slope的电压而调整每个延迟元件的第二传播延迟，直到在Ref_clock与Delay_ref之间实现所需的相位关系。

在一个备选实施例中，延迟线822的每个延迟元件不需要包括变抗器380。相反，延迟线822可包括额外延迟元件，所述额外延迟元件包括与反相器360类似的反相器(或某个其他类型的逻辑电路元件)和连接到反相器的输出端的变抗器(与变抗器380类似)。所述额外延迟元件的变抗器的控制端子可连接到延迟线822的v_offset输入端，其中变抗器的电容以及因此所述额外延迟元件的传播延迟可通过控制v_offset来调整。响应于开始校准，控制器820可进入第一工作状态并且如上所述打开每个可变电容性负载370的开关。此后，控制器820的电压源842可通过控制v_offset的电压而调整所述额外延迟元件的变抗器的电容，直到在Ref_clock与Delay_ref之间实现所需的相位关系。此后，控制器820可根据先前段落中所描述的第二工作状态继续进行。

根据一个实施例，延迟线822可与延迟线422以相同的方式来实施，然而其中增加了用于从控制器820接收控制信号v_offset和v_slope的相应的控制端子(即，输入端)。以上关于延迟线322的校准的论述相应地适用于本实施例。然而，取代调整变抗器的电容，v_offset可调整由每个延迟元件的晶体管480a和480b所限制的电流并且v_slope可调整由每个延迟元件的晶体管470a和470b所限制的电流(即，当晶体管470a和470b的相关开关关闭时所限制的电流)。

根据以上实施例中的任一实施例校准延迟线822可实现对步长Δt的准确控制。短的且明确限定的Δt除了别的以外，还允许对相对于对象的距离进行高精度估计。可获得延迟线822的步长Δt(以及因此由定时电路818所提供的数字时间传递函数的步长)的估计值作为T_ref/(A*D)或T_ref/(A*D*2)。更一般地说，可通过将T_ref

或T_ref/2除以总步数来确定步长，其中延迟线822的总传播延迟可以变化。另外，所述校准使得对所发射小波与参考小波之间延迟的控制的线性度能够得到改进并且由定时电路818所提供的数字时间传递函数能够得到改进，因为延迟线822的动态范围与周期时间T_ref或T_ref/2之间的差可以最小化。

在以上实施例中，有利的是，控制器820被布置用于在第一工作状态下打开延迟线822的每个延迟元件的每个可变电容性负载370的每个开关(或关闭与每个晶体管470a、470b相关的每个开关)，并且在第二工作状态下关闭每个可变电容性负载370的每个开关(或打开与每个晶体管470a、470b相关的每个开关)，从而使得步数最大化，其中可在I₁*T_ref和I₂*T_ref(或I₁*T_ref/2和I₂*Tref/2)之间调节延迟线822的总传播延迟，从而使得步长最小化。然而，如果最小步长在具体应用中不是关键的，那么原则上可能分别在第一工作状态和第二工作状态期间仅打开和关闭延迟元件的开关的子集，而不脱离模拟校准的原理。

上文已将控制信号v_offset和v_slope描述为模拟控制信号。然而，备选的具体实施也是可能的。例如，控制器820不需要包括第一受控电压源842和第二受控电压源844。相反，控制器820可向延迟线822直接输出表示Ref_clock与Delay_ref之间的相位差的信号。延迟线822可包括电路，所述电路提供与电压源842和844相同的功能，如上所述。另外，控制器820还可提供控制信号，所述控制信号向延迟线822指明(例如，使用第一预定电压电平和第二预定电压电平)变抗器370或380(或晶体管480a、480b或470a、470b)是否应当基于相位差来控制。

根据一个实施例，可使用可称为延迟线的数字校准的方式来解决重叠或间隙场景。现在将参考图9描述延迟线的数字校准的一个实施例。在图9中，元件918至940对应于图8中的元件818至840。控制器920被布置用于在校准模式期间进入第一工作状态(第一校准阶段)并且确定延迟线922的可切换延迟元件的状态的第一设置，使得所述第一设置导致延迟线922的与Ref_clock的第一整数I₁个周期(或Ref_clock的半周期)相对应的总传播延迟。控制器920被进一步布置成进入第二工作状态(第二校准阶段)并且确定延迟线922的可切换延迟元件的状态的第二设置，使得所述第二设置导致延迟线922的与Ref_clock的第二整数I₂个周期(或Ref_clock的半周期)(I₂>I₁，优选地，I₂＝I₁+1)相对应的总传播延迟。

与以上论述一致，第一设置可对应于Rx_fine的第一值或第一配置并且第二设置可对应于Rx_fine的第二值或第二配置。使Rx_fine在第一值与第二值之间变化，从而可在与Ref_clock的I₁个周期(或Ref_clock的半周期)相对应的第一端点和与Ref_clock的I2个周期(或Ref_clock的半周期)相对应的第二端点之间调节延迟线922的总传播延迟。因此可通过使Rx_fine在第一端点与第二端点之间并且不超过第一端点和第二端点而变化来避免在由定时电路918所提供的数字时间传递函数中出现重叠或间隙。

可以理解的是，根据上文的校准在结合延迟线使用时特别有效，所述延迟线可被配置成提供多个不同的总传播延迟，范围为从最小总传播延迟(例如，与以上论述一致，可为A*τ)到最大总传播延迟(例如，与以上论述一致，可为A*D*Δt)，并且可在最小传播延迟与最大传播延迟之间以多个大小相等(例如，大小Δt)的步长进行调节，并且其中最小总传播延迟小于I₁*T_ref(或I₁*T_ref/2)而最大总传播延迟大于I₂*T_ref(或I₂*T_ref/2)。

在校准后，可通过将T_ref(或T_ref/2)除以步数来获得步长Δt的估计值，其中延迟线922的总传播延迟可在调整范围的所确定的第一端点与第二端点之间进行调节。该估计值的最大误差将为Δt。

在校准模式的第一工作状态(和第二工作状态)下，控制器920被有利地布置用于重复地确定Ref_clock与Delay_ref之间的相位差并且改变延迟线922的一个或多个延迟元件的状态，直到确定的相位差与零的差值小于某阈值。如果相对于Ref_clock的半周期进行校准，则控制器920可在其第一工作状态下改变延迟线922的一个或多个延迟元件的状态，直到确定的相位差与零(或180度)的差值小于某阈值，并且可在其第二工作状态下改变延迟线的一个或多个延迟元件的状态，直到确定的相位差与180度(或零度)的差值小于某阈值。相位差由相位比较器940确定，这与相位比较器840类似。

控制器920包括第一计数器942和第二计数器944而不是电压源842和844。第一计数器942可在第一模式和第二模式下工作。第一计数器942包括寄存器，所述寄存器存储计数变量Rx_fine_start的值。第一计数器942被布置用于向控制器920的计算单元946输出信号，所述信号表示Rx_fine_start的当前存储值。在第一模式下，第一计数器942被布置用于维持Rx_fine_start的当前值。在第二模式下，第一计数器942被布置用于基于Ref_clock与Delay_ref之间的相位差而增大或减小Rx_fine_start的值。第二计数器944以与第一计数器942类似的方式布置，但包括存储计数变量Rx_fine_stop的值的寄存器。

如果触发器电路924和926被布置用于对时钟信号的多个上升沿或下降沿进行计数(因而对时钟信号的多个周期有效地计数)，那么相位比较器940可被布置用于：在Ref_clock的每个周期(或半周期)中输出第一预定信号，其中相位差为负；在Ref_clock的每个周期(或半周期)中输出第二预定信号，其中相位差为正；以及在Ref_clock的每个周期(或半周期)中输出第三预定信号，其中相位差与零的偏差小于某预定阈值。当第一计数器942处于其第二模式下时，第一计数器942可响应于接收到第一预定信号而增大Rx_fine_start的值，响应于接收到第二预定信号而减小Rx_fine_start的值，并且响应于接收到第三预定信号而维持Rx_fine_start的值。然而，第二计数器944可相对于Rx_fine_stop而类似地工作。

备选地，如果触发器电路924和926被布置用于对时钟信号的上升沿和下降沿两者进行计数(因而对时钟信号的多个半周期有效地计数)，那么相位比较器940可被布置用于在第一校准阶段：在Ref_clock的每个周期(或半周期)中输出第一预定信号，其中相位差为负；在Ref_clock的每个周期(或半周期)中输出第二预定信号，其中相位差为正；以及在Ref_clock的每个周期(或半周期)中输出第三预定信号，其中相位差与零的偏差小于某预定阈值，并且在第二校准阶段：在Ref_clock的每个周期(或半周期)中输出第四预定信号，其中相位差低于180度；在Ref_clock的每个周期(或半周期)中输出第五预定信号，其中相位差超过180度；以及在Ref_clock的每个周期(或半周期)中输出第六预定信号，其中相位差与180度的偏差小于某预定阈值。当第一计数器942处于其第二模式下时，第一计数器942可响应于接收到第一预定信号而增大Rx_fine_start的值，响应于接收到第二预定信号而减小Rx_fine_start的值，并且响应于接收到第三预定信号而维持Rx_fine_start的值。当第二计数器944处于其第二模式下时，第二计数器944可响应于接收到第四预定信号而增大Rx_fine_stop的值，响应于接收到第五预定信号而减小Rx_fine_stop的值，并且响应于接收到第六预定信号而维持Rx_fine_stop的值。备选地，当第二计数器944和第一计数器942处于其相应的第二模式下时，第二计数器944可对第一至第三预定信号作出响应并且第一计数器942可对第四至第六预定信号作出响应。

与CCB 846类似，CCB 946被布置用于在校准模式期间，对控制器920的工作进行控制。更具体地讲，CCB 946被布置用于控制计数器942和944是否应当分别更新Rx_fine_start或Rx_fine_stop的值。在第一工作状态下，CCB 946可使第一计数器942在其第二模式下工作并且使第二计数器944在其第一模式下工作。在第二工作状态下，CCB 946可使第一计数器942在其第一模式下工作并且使第二计数器944在其第二模式下工作。

控制器920还包括与计算单元848相对应的计算单元948。然而，计算单元948被进一步布置成从计数器942接收信号，所述信号表示Rx_fine_start的当前存储值。计算单元948被进一步布置成从第二计数器944接收信号，所述信号表示Rx_fine_stop的当前存储值。响应于进入控制器920的第一工作状态，计算单元948被布置用于输出与Rx_fine_start的当前值相对应的控制信号Rx_fine，从而使延迟线922的可切换延迟元件被设置为用Rx_fine指示的特定设置。在第一工作状态期间，Rx_fine_start的值将增大和减小，直到在Ref_clock与Delay_ref之间实现所需的相位关系。Rx_fine_start的增大或减小将使控制信号Rx_fine相应地变化，其中延迟线922的可切换延迟元件的设置发生变化。响应于进入控制器920的第二工作状态，计算单元948被布置用于输出与Rx_fine_stop的当前值相对应的控制信号Rx_fine。在第二工作状态期间，Rx_fine_stop的值将增大和减小，直到在Ref_clock与Delay_ref之间实现所需的相位关系。Rx_fine_stop的增大或减小将使控制信号Rx_fine相应地变化，其中延迟线922的可切换延迟元件的设置将发生变化。

与控制器820类似，控制器920可实施锁定检测以确定第一校准阶段和第二校准阶段何时完成。当第一次以校准模式工作时(例如，在接通系统的电源后)，Rx_fine_start可被初始化为零。Rx_fine_stop可被初始化为Rx_fine的最大可用值。备选地，Rx_fine_stop可在Rx_fine_start确定之后，被初始化成等于Rx_fine_start并且此后(即，在第二工作状态期间)增大，直到在Ref_clock与Delay_ref之间实现所需的相位差。如果校准进行另外多次，则Rx_fine_start和Rx_fine_stop可从它们的先前校准值开始。优选地，校准被实施成使得一旦其校准完成，则Rx_fine_stop>Rx_fine_start。

根据一个实施例，延迟线922可按照与延迟线322相同的方式来实施。延迟线922可以包括也可以不包括变抗器380。另外，每个可变电容性负载370可包括具有固定电容的电容器而不是变抗器。在第一工作状态下，控制器920可使可变电容性负载370的第一数量的(优选全部的)变抗器从相关反相器360的输出端断开。控制器920此后可改变(例如，增加)延迟线922的连接的变抗器的数量，直到延迟线922的总传播延迟与I₁*T_ref(或备选地，I₁*T_ref/2)相对应。延迟线922的所得设置形成第一设置。控制器920随后在第二工作状态下，可从在第一工作状态期间所确定的第一设置开始，改变(例如，增加)可变电容性负载370的连接的变抗器的数量，直到延迟线922的总传播延迟与I₂*T_ref(或I₂*T_ref/2)相对应。

在一个实施例中，延迟线122可实现为延迟线422。每个延迟元件的晶体管470a、470b和480a、480b可以具有也可以不具有可调极限电流。先前段落中的论述相应地适用于本实施例。然而，可以改变连接的晶体管470a、470b的数量，而不是改变连接的变抗器的数量。

根据一个实施例，控制器(例如，控制器120、820、920)可被布置用于估计针对Rx_fine＝0(例如，在模拟校准中)或针对Rx_fine＝Rx_fine_start(例如，在数字校准中)所得的延迟线的A*τ传播延迟。传播延迟A*τ可例如通过将Tx_coarse设置为某个数字来估计，所述数字在延迟等于零时，给出Tx_trigg与Rx_trigg之间的零相位差(备选地，对于T_ref/2来说，180°)。所述测量可例如在校准完成后进行。知道针对Rx_fine＝0或Rx_fine＝Rx_fine_start所得的总传播延迟的值便能够估计与对象的绝对距离。参考系统100的先前论述，这个实施例可在例如A*τ的值未知或一定程度上未知的情况下被使用，这使得A*τ的校准后的值能够与Ref_clock的整数I1个周期或半周期相关联。

根据另一个实施例，可将模拟校准与数字校准相结合。例如，控制器可被布置用于：通过控制v_offset而实施延迟线的最小总传播延迟的模拟校准(例如，使用结合图8所述的电压源842)，以及通过确定Rx_fine_stop而实施延迟线的最大总传播延迟的数字校准(例如，使用结合图9所述的第二计数器944)。相反，控制器可被布置用于：通过确定Rx_fine_start而实施延迟线的最小总传播延迟的数字校准(例如，使用结合图9所述的第一计数器942)，并且通过控制v_slope而实施延迟线的最大总传播延迟的模拟校准(例如，使用结合图8所述的电压源842)。

根据图10所示的一个实施例(其中元件1018-1040和1048对应于图8中的元件818-840和848以及图9中的元件918-940和948)，控制器1020可被布置用于针对参考小波与接收到的小波之间的每个相关性，确定并记录Ref_clock与Delay_ref之间的相位差。根据这个实施例，延迟线1022被优选设计成提供某个调节范围，该调节范围使得在定时电路1018的数字时间传递函数中出现上述重叠。Rx_fine的相关值随后可在后处理期间，通过在相位差中根据Rx_fine定位零交叉点来确定。如图10所示，控制器1020可包括ADC 1050，所述ADC 1050被布置用于对相位比较器1040的输出信号数字化，所述输出信号如结合图8和图9所论述的，可表示所确定的相位差。ADC 1050可由触发信号ADC_trigg触发。数字化的相位差可与由接收到的小波与参考小波之间的多个相关性得到的相关性组一起存储。Rx_fine的范围随后可通过识别对于Tx_coarse和Rx_coarse的一个或多个设置来说相位差呈现最小值的Rx_fine值来确定。这使得与Rx_fine的所确定范围相对应的相关性数据组能够得到确定，其中Rx_fine值的在所确定范围外的相关性数据可能会被丢弃。通过对两个零交叉点之间的Rx_fine点的数量进行计数，可估计Δt步长。

本领域技术人员可以理解的是，尽管参照附图，已结合示意性块或元件描述了某些功能或这些功能由示意性块或元件执行，但本发明构思并不限于这些块或元件的上述特定布置方式。本领域技术人员可以理解的是，除非另有明确说明，否则上述电路元件和组件(例如，触发器电路124、126、824、826、924、926、1024、1026；控制器120、820、920、1020；以及它们的元件，诸如计算单元848、948、1048，相位比较器840、940、1040，校准控制单元846、946等)中的每一个可使用电子电路、一个或多个现场可编程门阵列(FPGA)、专用集成电路(ASIC)等来实现，其中这些元件或组件的功能可使用硬件描述语言(HDL)来实现。可以进一步设想，控制器120、820、920和1020的至少一些功能可用软件指令来实现，其中微处理器等可通过执行软件指令来对控制器的工作进行控制。此类控制器可例如包括数字模拟转换器，用于将表示参数诸如Rx_fine、Rx_coarse、Tx_coarse等的值转换成可提供给相应定时电路的控制信号。

在上文中，本发明构思主要结合有限数量的例子进行描述。然而，如本领域技术人员容易理解的，与上文公开的例子不同的其他例子也同样可能落在随附权利要求限定的本发明构思的范围之内。