一种低成本高精度嵌入式信号采集分析系统和方法与流程

本发明涉及一种信号采集方法和系统，尤其涉及一种交流电信号的高精度采集方法和采集系统。

背景技术：

各类通用性仪表的设计，尤其是高精度电学仪器设备的设计过程中，数据采集一直是不可或缺的一环，数据采集系统的指标直接影响了所设计的仪表、传感器的技术指标。目前在仪表的设计和通用信号的幅频特性测试过程中，其信号采集及显示一般采用示波器，而一般示波器的垂直分辨力为8位、内置计数器分辨力为6位，这就难以满足高精度仪表的设计需求，而垂直分辨力或频率指标较高的专用示波器的价格在普通示波器基础上会成几何量的增加，这就对低成本、高精度的信号采集方法提出了迫切的需求。

通常为了满足高精度的要求，需要采用更为高级的芯片和处理电路，这样就会使成本非常高昂。因此，如何采用低成本的硬件电路、配合高精度的采样算法，降低采样系统对硬件条件的需求、同时提高系统处理能力、加快处理速度是目前的一个急需的技术。

技术实现要素：

为了解决上述问题，本发明提供一种信号采集分析系统，包括：主控制器、数据转换器ADC，其特征在于：还包括测频模块，其中主控制器包括主控制单元、辅助控制单元、逻辑门阵列，逻辑门阵列负责驱动ADC、测量并计算被测信号频率，主控单元负责人机交互及与辅助控制单元、上位机通信其中：逻辑门阵列及前端电路能精确测量信号频率，在信号频率已知的情况下主控制单元能精确计算出信号幅值，辅助控制单元能扩展主控制单元的其他低速需求，其中所述系统的工作过程包括：a)测频模块将被测信号进行处理，调整为逻辑门阵列的输入输出单元(IO)输入范围能的晶体管-晶体管逻辑(TTL)电平；由逻辑门阵列内部的等精度测频模块测量并计算出被测信号的精确频率值，并上传至主控制单元；作为快速傅里叶变换所得频谱计算幅值的参考频率；b)逻辑门阵列驱动数据转换器对测量数据进行数据转换，配合前端电路测量并计算出被测信号频率值，并将数据发送给主控制单元；c)主控制单元对被测信号的进行加窗、快速傅里叶变换计算进而得到该信号的频谱，计算出信号的幅度。

进一步地，其特征在于：所述步骤c)的具体实现如下，将频谱内最大的幅值所对应的频率标号乘以频率分辨率，可得到与被测信号频率差最小的分辨率频率值。通过比较测频模块所得频率值与FFT(快速傅里叶变换)计算得出的频率，可确定频谱上的被测信号频率在该分辨率频率的左旁瓣还是右旁瓣，同时与得到的次最大幅度值作为对比验证，在确定信号频谱的分辨率频率范围内后即可以通过内差法得到该频率点处的更精确的幅度值。

进一步地，其特征在于：所述系统还包括通信模块、外围扩展模块、触摸显示屏，主控制单元Core1通过通信模块可与远程终端连接，可与系统内 的触控显示屏进行交互；辅助控制单元Core2可通过外围扩展模块与外围其他电路连接。

进一步地，其特征在于：逻辑门阵列内部具有IP，在所述a)步骤中，通过调用IP核生成抗混叠数字滤波器，滤掉2倍采样频率以上及FFT(快速傅里叶变换)窗配置过程中的无效旁瓣频率的无用信号。

进一步地，其特征在于：测频模块内的波形处理电路包括同向比例放大电路、限幅电路、滤波放大电路、施密特触发器；被测信号先经同向比例放大电路，随后经过限幅电路将1～12V的信号限制在0.7V以下，再经过后级滤波放大后输入迟滞比较器转换成方波，此时信号幅值范围满足可编程逻辑门阵列(FPGA)的IO输入范围。

进一步地，其特征在于：主控制单元在多线程的支持下可以将逻辑门阵列发送来的原始数据通过通信模块转发给远程终端，同时支持接收远程终端的控制命令；辅助控制单元接收到主控制单元的命令后，将频谱图输出到触摸显示屏显示，并可选择当前显示的波形为原始信号的波形或者加窗后的波形或者频谱图。

进一步地，其特征在于：所述C步骤中，采用Flat Top窗函数进行分析，其中，函数的形式为

其中，

ω_j＝1-1.985844164102cos(z)+1.71176438506cos(2z)

-1.282075284005cos(3z)+0.667777530266cos(4z)

+0.240160796576cos(5z)+0.056656381764cos(6z)

-0.008134974479cos(7z)+0.000624544650cos(8z)

-0.000019808998cos(9z)+0.000000132974cos(10z)

其中c_k为关于k的常数，k为窗函数的阶数，N为FFT计算点数,

进一步地，其特征在于：原始信号为：

其中A_dc为直流分量幅值，f₁为被测信号频率，P₁为初始相位，f_n为干扰信号频率。

进一步地，其特征在于：得到FFT结果后通过下面的公式可得到更精确的幅度值：

其中A_avr为最终计算恢复得到的幅度值，A_index为幅度频谱中幅度值最大点的值。

本发明还提供一种前面所述信号采集分析系统的分析方法，其特征在于：包括如下步骤：

测频模块将被测信号进行处理，调整为逻辑门阵列的输入输出单元(IO)输入范围能的晶体管-晶体管逻辑(TTL)电平；由逻辑门阵列内部的等精度测频模块测量并计算出被测信号的精确频率值，并上传至主控制单元；作为快速傅里叶变换计算的参考频率；

逻辑门阵列驱动数据转换器对测量数据进行数据转换，配合前端电路测量并计算出被测信号频率值，并将数据发送给主控制单元；

主控制单元对被测信号的进行加窗、快速傅里叶变换计算进而得到该信号的频谱，计算出信号的幅度；

其中，所述C步骤中，采用Flat Top窗函数进行分析，其中，函数的形式为

其中，

ω_j＝1-1.985844164102cos(z)+1.71176438506cos(2z)

-1.282075284005cos(3z)+0.667777530266cos(4z)

+0.240160796576cos(5z)+0.056656381764cos(6z)

-0.008134974479cos(7z)+0.000624544650cos(8z)

-0.000019808998cos(9z)+0.000000132974cos(10z)

其中c_k为关于k的常数，N为FFT计算点数,

发明效果：

通过本发明的系统，能实时采集被测信号，分析出被测信号中的频谱成分，给出信号频率的精确测量结果、幅值测量精确结果、实时画出被测信号波形、频谱、还可以通过TCP与远程终端协同工作、控制外围电路。而且本发明在硬件上采用了FPGA取代了传统的高级芯片和处理电路，从而使系统处理能力提高、速度加快、成本降低。

基于本发明的数据采样和分析方法所设计的数据采集系统，可以实现交直流信号的高精度测量，仿真和试验结果表明，对频率未知信号采样，其幅值精度可达10^-4，频率精度可达10^-6，而一般示波器的垂直分辨力为8位、内置计数器分辨力为6位，因此与传统的示波器相比，基于本发明所设计的数据采集系统结构简单、成本低、精度高。垂直分辨力最高可达14位，频率测量精度可达12位，因此基于本发明设计的数据采集系统能够切实提高准确度，有良好的应用前景。

本方案还有一个优点在于整套系统都基于一个平台设计，设备接口简单还可以根据实际需要进行更换，且系统集成度高、可扩展性强，系统后续的优化升级都较为方便，同时，本方案设计的数据采集系统采样数据和示波器的测试波形和结果进行对比验证是一致的，证明了系统的可靠性和准确度。

附图说明

图1是本发明数据采集分析系统框图。

图2是本发明分析方法时域及频域图。

图3是原始时域波形。

图4是加窗后时域波形。

图5是经过FFT变换后时域波形。

图6是采用本发明分析方法的计算实例。

图7是测频模块的波形调理电路。

具体实施方式

参见图1，示出了本发明信号采集分析系统，包括主控制器、数据转换器ADC、测频模块、通信模块、外围扩展模块、电源模块和触摸显示屏幕等。

其中，主控制器包括主控制单元Core1、辅助控制单元Core2、逻辑门阵列FPGA，主控制单元Core1可与辅助控制单元Core2和逻辑门阵列之间发送接收信号。并且主控制单元Core1通过通信模块可与远程终端连接；辅助控制单元Core2可通过外围扩展模块与外围其他电路连接，并且可与触摸显示屏之间收发信号。逻辑门阵列FPGA分别通过数据转换器ADC、测频模块接入 被测信号。

数据转换器ADC用于将测量信号转换为数字信号，测频模块能将被测信号转换为FPGA的IO输入能力范围内的TTL电平；

通过通信模块，计算的结果可以上传至远程终端，远程终端也可以与主控制单元Core1、辅助控制单元Core2、逻辑门阵列FPGA进行通信，调整各个参数，显示测量结果，保存实时采集的数据以便后期回调、分析数据；

外围扩展模块包括各种通信接口、连接方式等，优选采用低功耗高性能的ATXMega128作为控制器，包括1路USB、16路AD采集(12bit/1MSPS)、4路SPI、4路IIC等，可以完外围电路的控制、数据采集、通信等功能。

此外，数据采集电路优选采用工业级ADC，拥有8通道同时输入，位数高达16位，采样速率510kHz，满足绝大部分采集需求，同时通过COX-M口可选择使用外部时钟还是内部时钟，使用外部时钟可以实现同步采样传输。

测频模块内的波形调理电路包括同向比例放大电路、限幅电路、滤波放大电路、施密特触发器；被测信号先经过同比例放大电路，随后经过限幅电路将1～12V的信号限制在0.7V以下，再经过后级滤波放大后输入迟滞比较器转换成方波，此时信号幅值范围满足FPGA的IO输入范围。利用FPGA内的等精度测量模块可测量并计算出被测信号频率值。测频模块和FGPA等实现了完整的测频功能。

下面说明所述系统的工作过程：

(1)逻辑门阵列FPGA驱动数据转换器ADC对测量数据进行数据转换，同时调用内部的IP核(Intellectual Property core)生成抗混叠数字滤波器(例如FIR滤波器)，滤掉2f_s(采样频率)以上及FFT窗配置过程中的无 效旁瓣频率的无用信号，将数据发送至主控制单元Core1(例如通过内部的AHP总线)，由主控制单元Core1进行加窗运算等操作。

(2)测频模块将被测信号进行限幅、放大、波形转换，调整为FPGA的IO输入范围能的TTL电平，由FPGA内部的等精度测频模块测量并计算出被测信号的准确频率，该频率精度能达到10^-7级别。同时通过通信总线将该频率值数据发送至主控制单元Core1，作为FFT(快速傅里叶变换)计算的参考频率。

(3)主控制单元Core1进行被测信号的加窗、FFT计算进而得到该信号的频谱。将频谱内最大的幅值处标号(即坐标轴横轴序号)乘以频率分辨率，可以得到与被测信号频率差最小的分辨率频率值。通过比较测频模块所得频率值与FFT计算得出的频率，可以确定频谱上的被测信号频率在该分辨率频率的左旁瓣还是右旁瓣(FFT计算得频率小于测量频率则在左旁瓣，FFT计算频率大于测量频率则在右旁瓣)，同时与得到的次最大幅度值作为对比验证，在确定信号频谱在哪两个分辨率频率范围内后即可以通过内差法的公式得到该频率点处的较精确的幅度值。

(4)主控制单元Core1在多线程的支持下可以将FPGA发送来的原始数据通过通信模块转发给远程终端，同时支持接收远程终端的控制命令。

(5)主控制单元Core1向辅助控制单元Core2发送命令后，Core2将频谱图输出到触摸显示屏显示，可以选择当前显示的波形为原始信号的波形或者加窗后的波形或者频谱图。

(6)根据需要Core2通过外围扩展模块向外围电路发出命令。

其中，第3)步中，为了在被测信号频率未知的情况下能够快速分析出 信号的频率及幅值，本发明提出了一种较新颖的信号分析方法，该方法以等精度测量得到的频率值为辅助参考，通过改变FFT计算点数，将被测信号频率无限靠近FFT计算的频率分辨率所在频率，以得到更精确的幅值结果。，其幅值测量范围为0～12V，准确度达0.05％。

该方法采用了Flat Top窗函数，Flat Top窗函数的基本函数形式为

其中，ω_j为窗函数，c_k为关于k的常数，k为窗函数的阶数，N为FFT计算点数，j为计算参量(计算所需的点数、是一个整数值序号)。

Flat Top窗的不同维度能得到不同的精度，经过试验比较，本发明了采用了误差较小的10维FlatTop算法公式，公式具体内容如下：

ω_j＝1-1.985844164102cos(z)+1.71176438506cos(2z)

-1.282075284005cos(3z)+0.667777530266cos(4z)

+0.240160796576cos(5z)+0.056656381764cos(6z)

-0.008134974479cos(7z)+0.000624544650cos(8z)

-0.000019808998cos(9z)+0.000000132974cos(10z)

其中，

其时域、频域的波形如图2所示，左图为FlatTop的时域波形，右图为频谱图，Flat Top窗的主瓣稍胖，对于计算某频率点幅值很重要。

假如原始信号为：

其中A_dc为直流分量幅值，f₁为被测信号频率，P₁为初始相位，f_n为干扰信号频率。

在A_dc＝1.5，A₁＝3.1，A₂＝1.5，f₁＝6274.25，f₂＝2000.5，P₁＝-30，P₂＝90时，其时域波形如图3所示，N点的Flat Top加窗操作即每个点对应乘以Flat Top窗函数，加窗后时域波形如图4所示，FFT结果如图5所示。原始信号的时域波形可与看出是4个信号的叠加，图4加窗后减小了频谱的泄露，该数据进行FFT计算后就可得到各频率分量的幅度谱，如图5所示。

得到FFT结果后，通过所述内差法可得到更精确的幅度值，优选地，所述内差法的公式为：

其中A_avr为最终计算恢复得到的幅度值，A_index为FFT计算得幅度频谱中幅度值最大点的值，A_index±1为幅度值次大的点的幅度值，index为该点的标号，f_res为频率分辨率。此时根据Flat top的频谱特性可知被测信号频率在该点的0.5bin内。

如图6所示，计算得出被测信号附近的频率分辨率点分别为6250Hz、6347.6Hz，由Flat top窗的频谱分析可以将这两点间的幅度近似成线性关系，所以在这区间内的频率点的幅度值可以用内差法得出。通过仿真计算，该方法得到的幅值A_avr＝3.1008，且在整个分辨率范围内精确能达到0.05％。

在一优选的方案中，测频模块的波形调理电路如图7所示，包括同比例放大电路、限幅电路、滤波放大电路、迟滞比较器；被测信号经过同比例放大电路，防止后级的限幅电路影响被测信号的幅值特性。随后经过限幅电路将0.1～12V的信号限制在0.7V以下，再经过后级滤波放大后输入迟滞比较器转换成方波，此时信号幅值范围满足FPGA的IO输入范围，此时利用等精度测量模块即可测量该信号的频率值。