一种晶片中测阶段测试系统的制作方法

本实用新型涉及半导体集成电路技术领域，特别涉及一种晶片中测阶段测试系统。

背景技术：

在高度情报化社会的今日，多媒体应用的市场不断地急速扩张，同时带动电子装置朝向数字化、网络化、区域连接化及使用人性化的趋势发展，为达成上述的要求，必须强化集成电路元件的高速处理化、多功能化、积集化、小型轻量化及低价化等各方面的要求，于是半导体工艺也跟着朝向微型化、高密度化发展。

一般地，半导体集成电路(以下简称为芯片)在半导体晶片上以规定节距纵横地整列排列而形成，在晶片测试后，被切割并制造为各个芯片。芯片的生产，主要为以下阶段：晶片的制造，芯片的制造以及芯片的封装等，而进行上述的生产步骤时，更包括对晶片进行测试，以挑选出晶片上不良的芯片，进而确保后续的芯片封装工艺品质与生产良率。

由于集成电路的集成度越来越高，测试越来越复杂，而且对成本要求也越来越苛刻。在目前的情况下，对芯片测试一般需要经过晶片中测和芯片封装后成测两个阶段。

晶片中测的目的是对晶片中单个芯片进行电路缺陷检查，排除一些电路制造时产生的缺陷；芯片中测后，有电路缺陷的芯片被称为废品，不进入后续的工艺流程。

芯片封装后成测的目的是进行芯片的功能、性能测试和排除一些封装缺陷，芯片若功能测试不合格被称为废品不进入销售市场，性能测试结果分为高频、中频、低频三种级别并予以标记后进入销售市场。

成测一般分为人工测试和机台测试两种；人工测试效率比较低，成本增加明显，机台测试虽然能解决一些效率问题，但测试接口板设计复杂。

晶片的中测和芯片的封装测试两个测试阶段会导致：

(1)测试周期比较长；

(2)芯片的功能、性能是否有缺陷在中测阶段前就已经形成了，放在成测阶段进行测试，会增加通过中测但有功能缺陷的芯片的后续封装成本。

现有工艺的晶片中测阶段，是将中测程序(测试电路缺陷的程序)存储在测试机台上，然后测试机台调用中测程序对晶片的芯片进行电路缺陷测试，经常发生中测程序无法调通；电路中大量的制造缺陷在中测阶段无法测出，这又增加了封装成本。

技术实现要素：

为解决上述现有技术存在的问题，本实用新型提供一种晶片测试系统及测试方法，实现了将芯片的功能和性能测试放在中测阶段进行，缩短测试周期，降低封装成本，也取消了芯片成测为了进行芯片的功能和性能测试而给测试机台设计复杂的测试接口板，并且在原来的中测程序无法调通时，通过晶片测试系统，晶片也能获得较高的故障覆盖率，降低了芯片的封装成本。

本实用新型尤其适用于如音视频的处理芯片等消费类的主控芯片，这种芯片规模比较大，晶片良率要求不高，芯片封装良率比较高，对于这类芯片，可以直接取消成测阶段。

为达到上述目的，本实用新型提供的技术方案如下：一种晶片测试系统，包括产生测试激励文件装置、测试机台、芯片,晶片测试时，产生测试激励文件装置产生测试激励文件传输给测试机台，测试机台与芯片相连接。

本实用新型的技术方案具有如下技术效果：

(1)将芯片的功能和性能测试放在中测阶段进行，减少了功能缺陷的芯片进入后续的工艺流程所形成的制造成本。

(2)取消了芯片成测阶段为了进行芯片的功能和性能测试而给测试机台设计的复杂的测试接口板。

(3)原来的中测程序无法调通时，大量的芯片制造缺陷无法在中测阶段测出，通过晶片测试系统能获得较高的故障覆盖率，降低了芯片的封装成本。

其进一步的技术方案为：

产生测试激励文件装置包括PC机、J-LINK调试器和芯片FPGA原型，PC机将测试项目通过J-LINK调试器写入到芯片FPGA原型中，芯片FPGA原型根据测试项目产生测试机台能够识别的格式，测试项目为芯片的电路、功能及性能测试的测试内容，测试激励文件是0和1的波形文件和时间参数文件。

其进一步的技术方案为：

产生测试激励文件装置通过USB或者数据线或者无线网络将测试激励文件传输到测试机台。

其进一步的技术方案为：

测试机台能够对晶片进行测试，读入测试激励文件，产生测试信号，芯片在执行功能测试时或者执行完功能测试后，测试机台通过提供高频时钟，测出芯片的频率性能。

其进一步的技术方案为：

芯片FPGA原型将芯片的硬件主体代码下载到芯片FPGA原型中，根据硬件主体代码模拟芯片和PC机用J-LINK调试器通信，将编码的测试项目截取下来产生测试激励文件，硬件主体代码为实现芯片功能的硬件描述语言代码。

其进一步的技术方案为：

芯片包括串行接口、内部存储器、内核、时钟切换电路、功能模块、状态标志模块。

其进一步的技术方案为：

内核分别和串行接口、内部存储器、时钟切换电路、功能模块、状态标志模块连接，晶片测试时，芯片的串行接口、状态标志模块与测试机台相连接。

其进一步的技术方案为：

状态标志模块为状态寄存器，接收内核传输的状态信息，然后向测试机台传输状态信息。

其进一步的技术方案为：

串行接口用于访问内核，为JTAG/SW接口；内部存储器用于存储测试数据，测试数据为串行接口根据接收的测试机台的测试信号解码而成，并通过内核被写入到该内部存储器中；时钟切换电路，用于在芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送精准的时钟；内核为核心处理部件，根据测试数据对功能模块进行功能测试操作，功能测试的时或者之后，测试机台提供高频时钟，测试芯片的频率性能，芯片的功能、性能测试完成后，内核会产生相应的状态信息，并将相关的状态信息传递给状态标志模块；功能模块是实现芯片功能的电路，和内核通过内部总线进行通信。

本实用新型的有益效果是：

(1)通过在晶片中测阶段加入产生测试激励文件的晶片测试系统，省去了成测阶段的功能与性能测试，能有效的缩短测试周期，降低封装成本。

(2)对于音视频的处理芯片等消费类的主控芯片，这种芯片规模比较大，晶片良率要求不高，芯片封装良率比较高，可以省去成测步骤。

(3)省去了芯片成测为了进行芯片的功能和性能测试而在芯片成测阶段给测试机台设计复杂的测试接口板。

(4)在原来的中测程序无法调通时，通过晶片测试系统能获得较高的故障覆盖率，降低了芯片的封装成本。

附图说明

图1为一种晶片测试系统结构框图；

图2为产生测试激励文件装置结构框图；

图3为芯片内部结构示意图。

具体实施方式

下面结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。

实施例一

如图1所示，一种晶片测试系统，包括产生测试激励文件装置、测试机台、芯片,晶片测试时，产生测试激励文件装置产生测试激励文件传输给测试机台，测试机台与芯片相连接。

如图2所示，产生测试激励文件装置包括PC机、J-LINK调试器和芯片FPGA原型，PC机将测试项目通过J-LINK调试器写入到芯片FPGA原型中，芯片FPGA原型根据测试项目产生测试激励文件，测试项目为芯片功能及性能测试内容，测试激励文件是0和1的波形文件和时间参数文件。

芯片FPGA原型将芯片的硬件主体代码下载，根据硬件主体代码模拟芯片和PC机用J-LINK调试器通信，将编码的测试项目截取下来产生测试激励文件，硬件主体代码为实现芯片功能的硬件描述语言代码。

测试机台能够对晶片进行测试，通过USB，将测试激励文件由芯片FPGA原型拷贝到测试机台，测试机台读入测试激励文件，并根据一定的规则产生测试信号，芯片在执行功能测试时，测试机台通过提供高频时钟，测出芯片的频率性能。

如图3所示，芯片包括串行接口、内部存储器、内核、时钟切换电路、功能模块、状态标志模块。

内核分别和串行接口、内部存储器、时钟切换电路、功能模块、状态标志模块连接，晶片测试时，芯片的串行接口、状态标志模块与测试机台相连接。

状态标志模块为状态寄存器，接收内核传输的状态信息，然后向测试机台传输状态信息。

串行接口用于访问内核，可以为JTAG/SW接口。

内部存储器用于存储测试数据，测试数据为串行接口根据接收的测试机台的测试信号解码而成，并通过内核被写入到该内部存储器中。

内核是芯片内部的核心处理部件，可以称作为CPU，根据测试数据对功能模块进行功能测试操作，测试操作完成后，内核产生相应的状态信息传输给状态标志模块。

时钟切换电路，用于选择是否用测试机台输入的时钟，在芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送一个精准的时钟。

功能模块是实现芯片功能的电路，功能模块和内核通过内部总线进行通信。

采用此晶片测试系统后，其测试方法如下：

(1)产生测试激励文件装置产生测试激励文件并传输给测试机台；

产生测试激励文件装置产生测试测试激励文件并传输到测试机台的流程如下：

(a)在PC机写入包括芯片功能及性能测试内容的测试项目；

(b)写入PC机中的测试项目通过J-LINK调试器传输到芯片FPGA原型中；

(c)芯片FPGA原型根据测试项目产生0和1的波形文件和时间参数文件，即测试激励文件；

(d)在芯片FPGA原型里将测试激励文件拷贝到USB；

(e)然后用USB将测试激励文件拷贝到测试机台。

(2)测试机台根据测试激励文件产生测试信号并传输给芯片；

(3)芯片通过串行接口将测试信号解码成测试数据写入到芯片内部的存储器中；

(4)测试数据写入后，芯片被恢复到初始状态，内核从内部存储器中取出测试数据，对功能模块进行功能测试，功能测试之后，测试机台提供高频时钟，测试芯片的频率性能，当芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送一个精准的时钟；

(5)芯片的功能、性能测试完成后，内核会产生相应的状态信息，并将相应的状态信息传递给状态标志模块，状态标志模块将状态信息传输给测试机台，测试机台根据状态信息输出其功能测试和性能测试结果。

实施例二

如图1所示，一种晶片测试系统，包括产生测试激励文件装置、测试机台、芯片,晶片测试时，产生测试激励文件装置产生测试激励文件传输给测试机台，测试机台与芯片相连接。

如图2所示，产生测试激励文件装置包括PC机、J-LINK调试器和芯片FPGA原型，PC机将测试项目通过J-LINK调试器写入到芯片FPGA原型中，芯片FPGA原型根据测试项目产生测试激励文件，测试项目为芯片功能及性能测试内容，测试激励文件是0和1的波形文件和时间参数文件。

芯片FPGA原型将芯片的硬件主体代码下载，根据硬件主体代码模拟芯片和PC机用J-LINK调试器通信，将编码的测试项目截取下来产生测试激励文件，硬件主体代码为实现芯片功能的硬件描述语言代码。

测试机台能够对晶片进行测试，通过数据线，将测试激励文件由芯片FPGA原型传输到测试机台，测试机台读入测试激励文件，并根据一定的规则产生测试信号，芯片在执行功能测试之后，测试机台通过提供高频时钟，测出芯片的频率性能。

如图3所示，芯片包括串行接口、内部存储器、内核、时钟切换电路、功能模块、状态标志模块。

内核分别和串行接口、内部存储器、时钟切换电路、功能模块、状态标志模块连接，晶片测试时，芯片的串行接口、状态标志模块与测试机台相连接。

状态标志模块为状态寄存器，接收内核传输的状态信息，然后向测试机台传输状态信息。

串行接口用于访问内核，可以为JTAG/SW接口。

内部存储器用于存储测试数据，所述的测试数据为串行接口根据接收的测试机台的测试信号解码而成，并通过内核被写入到该内部存储器中。

内核是芯片内部的核心处理部件，可以称作为CPU，根据测试数据对功能模块进行功能测试操作，测试操作完成后，内核产生相应的状态信息传输给状态标志模块。

时钟切换电路，选择是否用测试机台输入的时钟，在芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送一个精准的时钟。

功能模块是实现芯片功能的电路，功能模块和内核通过内部总线进行通信。

采用此晶片测试系统后，其测试方法如下：

(1)产生测试激励文件装置产生测试激励文件并传输给测试机台；

产生测试激励文件装置产生测试测试激励文件并传输到测试机台的流程如下：

(a)在PC机写入包括芯片功能及性能测试内容的测试项目；

(b)写入PC机中的测试项目通过J-LINK调试器传输到芯片FPGA原型中；

(c)芯片FPGA原型根据测试项目产生0和1的波形文件和时间参数文件，即测试激励文件；

(d)芯片FPGA原型将测试激励文件用数据线传输给测试机台；

(e)测试机台接收芯片FPGA原型传输的测试激励文件。

(2)测试机台根据测试激励文件产生测试信号并传输给芯片；

(3)芯片通过串行接口将测试信号解码成测试数据写入到芯片内部的存储器中；

(4)测试数据写入后，芯片被恢复到初始状态，内核从内部存储器中取出测试数据，对功能模块进行功能测试，功能测试之后，测试机台提供高频时钟，测试芯片的频率性能，芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送一个精准的时钟；

(5)芯片的功能、性能测试完成后，内核会产生相应的状态信息，并将相应的状态信息传递给状态标志模块，状态标志模块将状态信息传输给测试机台，测试机台根据状态信息输出其功能测试和性能测试结果。

实施例三

如图1所示，一种晶片测试系统，包括产生测试激励文件装置、测试机台、芯片,晶片测试时，产生测试激励文件装置产生测试激励文件传输给测试机台，测试机台与芯片相连接。

如图2所示，产生测试激励文件装置包括PC机、J-LINK调试器和芯片FPGA原型，PC机将测试项目通过J-LINK调试器写入到芯片FPGA原型中，芯片FPGA原型根据测试项目产生测试激励文件，测试项目为芯片功能及性能测试内容，测试激励文件是0和1的波形文件和时间参数文件。

芯片FPGA原型将芯片的硬件主体代码下载，根据硬件主体代码模拟芯片和PC机用J-LINK调试器通信，将编码的测试项目截取下来产生测试激励文件，硬件主体代码为实现芯片功能的硬件描述语言代码。

芯片FPGA原型内设有通信模块，可将测试激励文件通过无线网络传输给测试机台。

测试机台能够对晶片进行测试，通过无线网络，接收芯片FPGA原型传输过来的测试激励文件，测试机台读入该测试激励文件，并根据一定的规则产生测试信号，芯片在执行功能测试时，测试机台通过提供高频时钟，测出芯片的频率性能。

如图3所示，芯片包括串行接口、内部存储器、内核、时钟切换电路、功能模块、状态标志模块。

内核分别和串行接口、内部存储器、时钟切换电路、功能模块、状态标志模块连接，晶片测试时，芯片的串行接口、状态标志模块与测试机台相连接。

状态标志模块为状态寄存器，接收内核传输的状态信息，然后向测试机台传输状态信息。

串行接口用于访问内核，可以为JTAG/SW接口。

内部存储器用于存储测试数据，串行接口接收测试机台的测试信号编码成测试数据通过内核写入到该内部存储器中。

内核是芯片内部的核心处理部件，可以称作为CPU，根据测试数据对功能模块进行功能测试操作，测试操作完成后，内核产生相应的状态信息传输给状态标志模块。

时钟切换电路，选择是否用测试机台输入的时钟，在芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送一个精准的时钟。

功能模块是实现芯片功能的电路，功能模块和内核通过内部总线进行通信。

采用此晶片测试系统后，其测试方法如下：

(1)产生测试激励文件装置产生测试激励文件并传输给测试机台；

产生测试激励文件装置产生测试测试激励文件并传输到测试机台的流程如下：

(a)在PC机写入包括芯片功能及性能测试内容的测试项目；

(b)写入PC机中的测试项目通过J-LINK调试器传输到芯片FPGA原型中；

(c)芯片FPGA原型根据测试项目产生0和1的波形文件和时间参数文件，即测试激励文件；

(d)芯片FPGA原型将测试激励文件通过无线网络传输给测试机台；

(e)测试机台接收芯片FPGA原型传输的测试激励文件。

(2)测试机台根据测试激励文件产生测试信号并传输给芯片；

(3)芯片通过串行接口将测试信号解码成测试数据写入到芯片内部的存储器中；

(4)测试数据写入后，芯片被恢复到初始状态，内核从内部存储器中取出测试数据，对功能模块进行功能测试，功能测试的时，测试机台提供高频时钟，测试芯片的频率性能，当芯片内部时钟起震较慢或者时钟不准时，通过测试机台快速的向芯片输送一个精准的时钟；

(5)芯片的功能、性能测试完成后，内核会产生相应的状态信息，并将相应的状态信息传递给状态标志模块，状态标志模块将状态信息传输给测试机台，测试机台根据状态信息输出其功能测试和性能测试结果。

上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。