一种时域信号优化系统的制作方法

本发明涉及信号处理领域，具体涉及一种时域信号优化系统。

背景技术：

时域和频域是信号的基本性质，这样可以用多种方式来分析信号，每种方式提供了不同的角度。解决问题的最快方式不一定是最明显的方式，用来分析信号的不同角度称为域。时域频域可清楚反应信号与互连线之间的相互影响。时域是真实世界，是惟一实际存在的域。因为我们的经历都是在时域中发展和验证的，已经习惯于事件按时间的先后顺序地发生。而评估数字产品的性能时，通常在时域中进行分析，因为产品的性能最终就是在时域中测量的。

系统在一定的输入下，根据输出量的时域表达式，分析系统的稳定性、瞬态和稳态性能。由于时域分析是直接在时间域中对系统进行分析的方法，所以时域分析具有直观和准确的优点。系统输出量的时域表示可由微分方程得到，也可由传递函数得到。

时域分析在初值为零时，一般都利用传递函数进行研究，用传递函数间接的评价系统的性能指标。

技术实现要素：

本发明要解决的技术问题是：提出一种时域信号优化系统。

本发明为解决上述技术问题提出的技术方案是：一种时域信号优化系统，包括高稳参考源、分频器、检波放大器、积分器、倍频器、仿真激励源发生器、频稳测试仪、策略控制器和中央处理器；

所述高稳参考源的高稳参考信号输出端连接到所述分频器的信号输入端，

所述中央控制器输出的同步参考信号和倍频器输出的倍频信号均通过所述分频器结合高稳参考信号输出给所述检波放大器，所述检波放大器受控于所述策略控制器，所述策略控制器受控于所述中央控制器；

所述检波放大器的信号输出端连接到所述积分器；

所述积分器输出的鉴相信号输出给所述中央控制器；

所述倍频器的另一路倍频信号输出给所述仿真激励源发生器，所述仿真激励源发生器在所述中央控制器的控制下输出仿真信号给所述频稳测试仪；

所述频稳测试仪在所述中央控制器的使能作用下输出仿真测试结果到外部pc。

进一步的，还包括时间常数发生器模块，所述时间常数发生器模块适于分别产生应用于检波放大器及积分器的rc时间常数；

所述时间常数发生器模块受控于所述策略控制器。

进一步的，所述倍频器包括第一dds模块、第一滤波模块、第二dds模块和第二滤波模块；

中央控制器中包括处理器，并且处理器xtal端与第一dds模块、第二dds模块的refclk端接入同一时钟源的频率信号，以保证时离同步；

处理器在外部时钟输入端作为工作时的时钟参考基础上，分别产生三路相位关系可调整的方波信号，其中一路键控调频信号送至第一dds模块的fsk键控调频输入端口实现调频、一路同步参考信号用作同步鉴相、一路判断用信号用作锁定检测。

进一步的，第一dds模块在外部时钟基准输入端作为工作时的参考时钟基础上，通过处理器与第一dds模块间的串行时序通讯，第一dds模块根据fsk端处理器送来的方波键控调频方波信号的高、低电平状态分别选取内部频率控制寄存器中处理器输入的倍频调制数值预置频率作为输出，从而产生带调制的频率信号输出；

处理器通过串行通讯时序，将同样的分频数值传递给第二dds模块，产生不带调制的频率信号输出。

进一步的，所述仿真激励源发生器包括第三dds模块和第三滤波模块，处理器根据串行时序通讯，将相应的初始化输出频率数值传递给第三dds模块，从而得到仿真激励源发生器频率信号输出。

附图说明

下面结合附图对本发明的时域信号优化系统作进一步说明。

图1是本发明中时域信号优化系统的结构及工作原理框图；

图2是倍频器和仿真激励源发生器的结构及工作原理框图；

图3是各信号波形示意图；

图4是策略方案图。

具体实施方式

根据图1所示，本发明中的时域信号优化系统，包括高稳参考源、分频器、检波放大器、积分器、倍频器、仿真激励源发生器、频稳测试仪、策略控制器和中央处理器。

高稳参考源的高稳参考信号输出端连接到分频器的信号输入端，中央控制器输出的同步参考信号和倍频器输出的倍频信号均通过分频器结合高稳参考信号输出给检波放大器，检波放大器受控于策略控制器，策略控制器受控于中央控制器；检波放大器的信号输出端连接到积分器；积分器输出的鉴相信号输出给中央控制器；倍频器的另一路倍频信号输出给仿真激励源发生器，仿真激励源发生器在中央控制器的控制下输出仿真信号给频稳测试仪；频稳测试仪在中央控制器的使能作用下输出仿真测试结果到外部pc。

图1中f0为高稳参考源的原始频率、，分别为高稳参考源分频频率与仿真激励发生器输出频率。，，，，分别为高稳参考源、检波放大器、积分器、仿真激励发生器和倍频器输出端的误差。m为倍频系数，为检波放大器鉴频斜率，为仿真激励发生器的压控斜率。1/（1+sth）为等效rc滤波器的环路传递函数，其中s为复数傅立叶频率,th为rc时间常数。a和ti分别为积分器的放大倍数与时间常数，在这里，为实现图1的仿真，我们加入了时间常数发生器模块，它由电阻与电容式多级串并联回路构成，用以产生不同的rc时间常数，并应用于图1中检波放大器的th及积分器的ti。

在图1的积分器中，为简化仿真情况，我们有意设置积分器的放大倍数a为无穷大，当a很大时可以近似认识积分器的传递函数为1/sti。定义：

(1)

则图1的仿真系统开环增益为：

（2）

仿真激励源发生器的稳态输出频率可表示为：

(3)

系统在环路工作达到稳态后，通常有g(s)》１，所以（3）式可写出为：

（4）

从（4）式可见，在理想状态下仿真激励源发生器的稳态输出频率应等于高稳定参考源分频后频率值有一倍数关系：

（5）

1、倍数关系

为实现图1及公式（5）中理论表达的仿真激励源发生器的稳态输出频率应与高稳定参考源频率值间的倍数关系，并且上述关系是一个动态平衡的，我们需要通过图1中的中央处理器来协调整个系统的工作，在此暂时定义此项任务参数为x，后面会详细阐述。

2、时间常数

公式（5）及上述x参数的设定是理论的，因为在实际的图1构成的pll锁相环路中，由于高稳参考源自身的频差和pll环路中各部分的误差存在，图1的输出频率与其标称值总有一定偏差。仿真激励发生器端的偏离和老化、积分器零点漂移、倍频器相位变化等都可能产生这种偏差。所有项的长期漂移都可能造成输出频率的老化现象，成为附加噪声。

为减小上述电子线路部分的误差应尽量提高开环增益g(s)。为仿真方便起见，我们在专利中统一的将图1中的，，，，各项误差设为固定值。为提高图1仿真系统的性能，理论上讲应尽可能使开环增益g(s)变大，使公式（2）中的分子变大，但实际上g0应有极限。一般认为系统的阻尼系数不应小于0.5，那么

（6）

那么方便起见，我们设定g0=1，同时使th=ti。实现的方法是：

（1）、通过图1中的中央控制器分别设置检波放大器、仿真激励发生器、倍频器的、、m，使等于1；

（2）、通过图1中的中央控制器分别设置检波放大器、积分器对应的时间常数th=ti。

通过上述设置后，公式（2）表述的图1仿真系统的开环增益为：

（7）

3、仿真系统q值

减小时间常数th，按照式（7）确实增大了仿真系统的开环增益，这是有利于系统性能的，这也同时增大环路滤波器带宽fh。图1高稳参考源相当于一个鉴频器，当其长期漂移可以忽略时，我们假定其幂律谱噪声公式为：

（8）

理论情况下的图1环路工作在线性状态，若可以认为仿真激励发生器与高稳参考源功率谱密度（sy(f)ｏｓｃ与sy(f)ｒｅｆ）完全不相关，则图1系统输出功率谱密度可以表示为：

（９）

根据定义，我们有，因此，把（８）式代入（９）式就可以看到，当仿真的平均周期很短时，，有

（10）

当仿真的平均周期极长时，有

（11）

显然，整个环路对仿真激励发生器而言是一个高通滤波器；对与高稳参考源而言是一个低通滤波器；其滤波特性由环路滤波器的高端截止频率fh决定。（10）式的极端情况是，（11）式的极端情况是。可以看出，fh过大将使图1的仿真系统输出信号短期稳定度变差；fh过小将使图1的仿真系统输出信号长期稳定度变差。在图1系统闭环后，我们是无法得知系统的环路带宽即高端截止频率fh的，我们用q值来表征图1的仿真系统输出信号的稳定信号，并通过图1中的频稳测试仪来测量得出表征系统q值的仿真测试结果，从而间接的反应环路带宽即高端截止频率fh的值选择好坏。

三个参数的具体实现策略：

1、倍数关系策略

按照图1系统，我们的仿真系统模型预设置的频段如下所示：

（1）、为实现高频段的仿真响应，我们选择频率较高的高稳参考源，经图1的分频处理后获得的信号频率为50.****mhz。其中小数位的****（保留到四位）是随机的，为方便说明起见，在本专利实施中我们取****=1234，即图1中的为50.1234mhz；

（2）、中央控制器设置的初始化仿真激励发生器输出10mhz频率信号；

（3）、中央控制器设置的初始化倍频器输出信号频率与理论值相同，即也为50.1234mhz；

（4）、仿真激励发生器输出信号频率与倍频器输出信号频率有联动关连。

实现上述模型的电路结构如图2所示：

其中处理器位于图1中的中央控制器模块中，并且处理器xtal端与图2中的dds1、dds2的refclk端接入同一时钟源的频率信号，以保证时离同步。

处理器在外部时钟输入端（xtal）作为工作时的时钟参考基础上，分别产生三路相位关系可调整的方波信号，其中一路键控调频信号送至dds1的fsk键控调频输入端口实现调频、一路同步参考信号用作同步鉴相、一路判断用信号用作图1锁相环的锁定检测。

dds1在外部时钟基准输入端（refclk）作为工作时的参考时钟基础上，通过处理器与dds1间的串行时序通讯，dds1根据fsk端处理器送来的方波键控调频方波信号的高、低电平状态分别选取内部频率控制寄存器（f1、f0）中处理器输入的倍频调制数值预置频率作为输出，从而产生带调制的频率信号50.1234mhz±△f输出。预置的频率差值△f由两个频率控制寄存器f1、f0中的数值决定，具体的考虑到射频信号为50.1234mhz（小数点后第4位精密），我们取△f=100hz。

与上述处理器控制dds1产生倍频调制信号的原理类似，处理器通过串行通讯时序，将同样的分频数值传递给dds2，产生不带调制的50.1234mhz频率信号输出。将dds2得到的50.1234mhz频率信号送入dds3的外部时钟基准输入端（refclk），用作dds3工作时的参考时钟。处理器根据串行时序通讯，将相应的初始化输出频率（10mhz）数值传递给dds3，从而得到仿真激励源发生器频率信号输出。

由于dds3的外部参考时基采用dds2产生的倍频信号，故在本方案中，当图1中的闭合环路中的中央控制器得到相应的鉴相信号信息后，会修改相应的dds2的倍频调制信号的频率，这样亦会引起dds3输出信号的频率发生变化，即替代了传统的通过d/a压控晶振的方式来改变本振的输出频率值，进而改变系统输出频率的方法。值得注意的是，对于输出频率信号采用了直接数字合成的方式，使得在一定应用范围内充当了一个稳定度较高的综合器角色。用户可以根据实际应用中的要求，通过图2中用户输入端口，方便地修改dds3的整机输出信号的频率值。

2、时间常数设置策略

由前述方案可知，我们设定等于1，同时使th=ti。按照上述倍数关系策略，我们使仿真激励源发生器输出的信号频率为10mhz、高稳参考源分频后的频率选择为50.1234mhz，根据公式（5），可以得到m=5。由上述倍数关系策略可知，我们在设计图1的仿真系统中并未采用传统的通过d/a压控晶振的方式来改变系统输出频率值方法，所以图1中的仿真激励发生器的压控斜率是无法知道的，我们只能通过等于1并通过m=5获得*=1/5的结论。具体的实施过程中，按照图1我们只能通过中央控制器对检波放大器进行值的设定。由于仿真系统中的时间常数只由th决定，所以按照图1我们通过中央控制器对时间常数发生器的控制实现对检波放大器、积分器的检波时间常数th和积分时间常数ti的设置，并且使th=ti。

3、仿真系统q值策略

我们在图2中通过处理器产生三路方波信号：同步参考信号、键控调频信号、判断用信号，使同步参考信号频率等于键控调频信号频率，并有一定的相位延时差；同时使判断用信号频率n倍于同步参考信号频率或者键控调频信号频率，并有一定的相位延时差。这里具体的我们取同步参考信号频率等于键控调频信号频率为79hz，且两者相位差为100度；同时取判断用信号频率n值为4倍，且与同步参考信号相位差为40度。

具体的判定依据如图3所示：

图3中判断用信号、同步参考信号、键控调频信号是有固定频率及相位关系的方波数字信号；使能信号要么是1、要么是0，故可以看作是无固定频率的方波数字信号；鉴相信号由图1中的积分器产生，它是一个变化的直流信号，故可以看作是无固定频率的模拟信号。

按照图3的原理结合图1，我们设定判断用信号的某一上升沿作为触发判断开始，在下一上升沿到来之前完成10次判断，然后下一上升沿到来时，又触发下一组10次判断。由于我们事先知道图3中判断用信号的频率，即我们知道相邻两个上升沿之间的时间t，故可以平均分配一组10次判断的时间间隔。

图1中中央控制器按照上述触发判断条件，对由积分器输送的鉴相信号进行判断，当其模拟直流信号大小位于图3所示的非使能带状区内时，中央控制器输出图3中的使能信号为0，图1中的频稳测量仪不工作；当其模拟直流信号大小位于图3所示的非使能带状区外时，中央控制器输出图3中的使能信号为1，图1中的频稳测量仪开始工作；仿真q值实际上就是图1中频稳测量仪工作时输出的仿真测试结果值，它反映了图1仿真系统输出信号的性能，

在整个仿真的过程中，中央控制器在开始时，初始化所有的欲设置值，这些参数就不再变化了，动态仿真时只有检波放大器参数值、检波放大器时间常数th值须由中央控制器模块进行动态设置，而判断这两个参数是否合理的判断标准则是仿真q值。我们给值取个范围1-100，同样th我们亦取个1-100。在图1系统一开始仿真时，除了设定各路初始化设置值外，我们会在值及th值全范围仿真一遍得到对应的q值，q值位于l与h之间，定义为l=1至h=100（q值越大越好），我们定义这段仿真时间内的q值数据为“建模区”，同时定义h1=h/10，如图4所示：

需要说明的是：图4中的建模图，中央控制器设置值和th值，并同步记录q值及图1和图3中的鉴相信号值j，并且使设置值和th值的变化方向相反。当建模完成后，某一点s位置开始仿真。当q值到达p点即仿真q值为h1时，中央处理器判断图4中此时刻鉴相信号值j与之前所有鉴相信号值的算术平均值j1的关系（这里的j1值是图4中从s点到p点前一时刻所有的每次仿真中央处理器获得的鉴相信号值之算术平均），当j>1.53*j1时，我们触发以下策略：

此时中央处理器使设置值和th值的变化方向相同，并且下一次设置值（记为k2）较本次值（记为k1）是增加的（即k2>k1）；下一次设置th值（记为t2）则较本次th值（记为t1）是增加的（即t2>t1）；同时记录q值及鉴相信号值j。直到按照图4所示的“策略预判线”，当q值到达h2。

上述每一次值、th值的重置系统获得的q值较上一次都是增加的，当到达h2后，后一次值、th值的重置系统获得的q值较上一次将会减小，即出现拐点，我们认为本次仿真结果有效，中央处理器调出图4中p点及h2位置设置的值和th值，并取其中间值作为优化值。

本发明的不局限于上述实施例，本发明的上述各个实施例的技术方案彼此可以交叉组合形成新的技术方案，另外凡采用等同替换形成的技术方案，均落在本发明要求的保护范围内。