本发明涉及一种模拟信号测量装置及方法，具体是一种智能型高精度模拟信号采样系统和采样方法。
背景技术：
adc芯片都有其相应的最大采样频率fmax，当需要采样的模拟信号包含较多的频率大于fmax的信号频谱时，使用该adc的测量结果就会出现很大的误差，如果要保证较高的采样精度，就需要更换更高采样率的adc。
然而高采样率的adc芯片价格昂贵，一般来说，采样率提高一倍，价格的提升远远超过一倍。因此，实际产品研发中，出于成本考虑，最好能在不改变adc型号的前提下，提高采样系统的精度。
技术实现要素：
本发明就是为了解决上述问题，提供了一种智能型高精度模拟信号采样系统和采样方法。
本发明是按照以下技术方案实施的。
一种智能型高精度模拟信号采样系统，系统中包括采样终端和上位机；所述采样终端包括n（n>1）个adc模块、fpga芯片、信号调理模块、数据缓存模块；所述adc模块的参考电压输入管脚均连接同一个电压参考模块的输出端；所述adc模块的采样输入管脚相互连接在一起，并连接信号调理模块输出端，信号调理模块输入端与采样探头相连；所述信号调理模块输入端通过相互串联的电阻r1、r2连接运算放大器u1a的同相输入端，电阻r2两端分别通过电容c1和电容c2连接参考地；运算放大器u1a的反相输入端通过电阻r3连接参考地，还通过电阻r4连接电源vcc；运算放大器u1a的输出端连接运算放大器u1b的同相输入端，运算放大器u1b的输出端作为信号调理模块的输出端，并与u1b的反相输入端相连；所述fpga芯片通过串口驱动器连接上位机，通过不同的控制管脚连接各个adc芯片；fpga芯片外接有源晶振作为参考时钟，fpga芯片内置时钟发生模块，所述时钟发生模块生成n个采样时钟；每个采样时钟的周期t均相同，相位依次相差t/n，fpga芯片的每个采样时钟输出管脚均分别与一个adc模块的时钟输入管脚相连接；fpga芯片通过全双工数字接口访问数据缓存模块，并在缓存模块中划分出n个大小相同且地址不重叠的数据缓存区；fpga芯片还对外引出n个数据输入通道，分别连接各个adc模块的数字输出端，每个数据输入通道对应一个数据缓存区。
进一步的，所述adc模块封装为集成电路芯片；所述运算放大器u1a和u1b集成于同一片集成电路芯片中。
进一步的，所述串口驱动器为usb驱动器，所述数据缓存模块为ddr芯片。
进一步的，所述上位机为带有显示器的pc机。
进一步的，所述采样系统中还设有用于为采样终端供电的电源模块。
进一步的，所述电阻r1=r2=15ω，r3=10kω，r4=10kω；电容c1=10pf，c2=10pf。
一种智能型高精度模拟信号采样方法，包括以下步骤，
s1：采样系统上电初始化，探头与待测模拟信号产生物理接触；
s2：上位机通过串口向fpga发送命令，设定采样周期t1，fpga判断1/t1与单片adc芯片的最大采样时钟频率f的关系；对于导致1/t1小于或等于f的采样周期设定，进入s3步骤；对于导致1/t1大于f且小于或等于nf的采样周期设定，进入s4步骤；对于导致1/t大于nf的采样周期设定，fpga芯片向上位机回复无法执行采样的提示信息；
s3：fpga芯片通过控制管脚选择一片adc芯片进入使能状态，同时将其他adc芯片设定为失能状态；fpga芯片向被使能的adc芯片提供频率为1/t1的采样参考时钟，同时将从该adc芯片读取到的量化后的数据，写入该adc芯片对应的数据缓存区中；
s4：fpga芯片通过控制管脚选择m（m为小于n的正整数）片adc芯片进入使能状态，同时将其他adc芯片设定为失能状态；fpga芯片向被使能的adc芯片提供频率为1/m*t1的采样参考时钟，同时将从各个adc芯片读取到的量化后的数据，分别写入该adc芯片对应的数据缓存区中；
s5：测量完毕后，fpga芯片从数据缓存区中读出数据，通过串口发送至上位机，上位机通过描点法绘制采样生成的信号波形。
本发明获得了如下有益效果。
本发明提供了一种智能型高精度模拟信号采样系统和采样方法，在不改变adc型号的前提下，实现了adc采样率的倍增。本发明结构简单，使用方便，成本低廉。
附图说明
图1是本发明的结构框图；
图2是本发明中信号采样时钟与adc采样参考时钟的波形图；
图3是本发明中单片adc采样时的采样点分布图；
图4是本发明中两片adc采样时的采样点分布图；
图5是本发明中信号调理模块的电路图。
具体实施方式
以下参照附图及实施例对本发明进行进一步的技术说明。
如图1～5所示，一种智能型高精度模拟信号采样系统，系统中包括采样终端和上位机；所述采样终端包括n（n>1）个adc模块、fpga芯片、信号调理模块、数据缓存模块；所述adc模块的参考电压输入管脚均连接同一个电压参考模块的输出端；所述adc模块的采样输入管脚相互连接在一起，并连接信号调理模块输出端，信号调理模块输入端与采样探头相连；所述信号调理模块输入端通过相互串联的电阻r1、r2连接运算放大器u1a的同相输入端，电阻r2两端分别通过电容c1和电容c2连接参考地；运算放大器u1a的反相输入端通过电阻r3连接参考地，还通过电阻r4连接电源vcc；运算放大器u1a的输出端连接运算放大器u1b的同相输入端，运算放大器u1b的输出端作为信号调理模块的输出端，并与u1b的反相输入端相连；所述fpga芯片通过串口驱动器连接上位机，通过不同的控制管脚连接各个adc芯片；fpga芯片外接有源晶振作为参考时钟，fpga芯片内置时钟发生模块，所述时钟发生模块生成n个采样时钟；每个采样时钟的周期t均相同，相位依次相差t/n，fpga芯片的每个采样时钟输出管脚均分别与一个adc模块的时钟输入管脚相连接；fpga芯片通过全双工数字接口访问数据缓存模块，并在缓存模块中划分出n个大小相同且地址不重叠的数据缓存区；fpga芯片还对外引出n个数据输入通道，分别连接各个adc模块的数字输出端，每个数据输入通道对应一个数据缓存区。
所述adc模块封装为集成电路芯片；所述运算放大器u1a和u1b集成于同一片集成电路芯片中。
所述串口驱动器为usb驱动器，所述数据缓存模块为ddr芯片。
所述上位机为带有显示器的pc机。
所述采样系统中还设有用于为采样终端供电的电源模块。
所述电阻r1=r2=15ω，r3=10kω，r4=10kω；电容c1=10pf，c2=10pf。
一种智能型高精度模拟信号采样方法，包括以下步骤，
s1：采样系统上电初始化，探头与待测模拟信号产生物理接触；
s2：上位机通过串口向fpga发送命令，设定采样周期t1，fpga判断1/t1与单片adc芯片的最大采样时钟频率f的关系；对于导致1/t1小于或等于f的采样周期设定，进入s3步骤；对于导致1/t1大于f且小于或等于nf的采样周期设定，进入s4步骤；对于导致1/t大于nf的采样周期设定，fpga芯片向上位机回复无法执行采样的提示信息；
s3：fpga芯片通过控制管脚选择一片adc芯片进入使能状态，同时将其他adc芯片设定为失能状态；fpga芯片向被使能的adc芯片提供频率为1/t1的采样参考时钟，同时将从该adc芯片读取到的量化后的数据，写入该adc芯片对应的数据缓存区中；
s4：fpga芯片通过控制管脚选择m（m为小于n的正整数）片adc芯片进入使能状态，同时将其他adc芯片设定为失能状态；fpga芯片向被使能的adc芯片提供频率为1/m*t1的采样参考时钟，同时将从各个adc芯片读取到的量化后的数据，分别写入该adc芯片对应的数据缓存区中；
s5：测量完毕后，fpga芯片从数据缓存区中读出数据，通过串口发送至上位机，上位机通过描点法绘制采样生成的信号波形。
本发明的原理和使用方法为：
模拟信号在输入的时候会有一些无用的高频信号被干扰进来，调理电路的前级为低通滤波电路。后一级为驱动增强电路。
adc的输入端为高阻输入，只有一个adc的时候，信号的衰减因为adc的影响，可以忽略不计。当多个adc堆叠在一起时候，输入的信号的负载就会变小，那么对信号就会产生影响，这时候，需要对信号进行调理，和增强信号的驱动能力。
adc为模拟数字转换器，就是将模拟信号转换为数字信号。在转换过程中，所有的时序都由外部的时钟进行控制。每一个时钟，进行一次模拟到数字的转换，然后在下一个时钟，将转换完毕的数字信号通过数据接口传输出去。在系统中增加一个fpga进行控制，由fpga产生时钟电路，并且采集完的数据也传输到fpga中。当有两个adc的时候，fpga产生的每个adc的时钟相差180度，整个采样的频率将增加一倍，产生的数字信号也将交替送到fpga当中，并交替整合在一起。这样两个交替工作，那么整个采集的时间间隔就将缩短一半。如果有n个adc，那么采样频率就将是一个的n倍。
1．在输入端，由于adc为高阻输入，模拟信号经过调整和驱动增强后，输入到各个adc芯片，对于信号几乎没有损失。
2．通过fpga对adc的时钟进行控制，让adc依次工作，这样就使采样率倍增，如果芯片个数为n个那么这是的采样率就为n倍。
3．应用fpga高速并行处理能力，将adc数据采集进来，然后放到缓冲区中，并通过串口发送到上位机。
使用方法：本发明的电路主要功能就是模拟信号的采集，然后传输到上位机。将本发明的信号调理模块设计到模拟信号的采集端，需要转换的模拟信号直接接到信号调理模块的输入端，经过前级的数据调理，进入后级堆叠的adc采集单元，adc将模拟信号数字化，再输出给fpga，fpga将数据采集过来，置于缓存存储器中，之后通过端口高速串行口传输到上位机中。