一种mems压电矢量水听器及其制备方法
【技术领域】
[0001 ]本发明涉及传感技术领域，尤其涉及一种MEMS压电矢量水听器及其制备方法。
【背景技术】
[0002]MEMS矢量水听器相对于传统矢量水听器体积小，能减少对原辐射声场的影响，使检测结果更加准确。并且制造成本低，易实现低频检测。目前的MEMS矢量水听器有电容式和压阻式。这两类器件都是有源器件，需要提供电源，而使系统变得较大和复杂。压阻式虽然制备工艺较为成熟，但灵敏度较低，而且因有焦耳热，所以热噪声大和温度稳定性差。电容式虽然灵敏度较高，但由于存在微小气隙，在制备和使用过程中易发生粘连而使器件失效。
【发明内容】
[0003]本发明的目的是提供一种工艺简单、灵敏度高、工作稳定、噪声低且不需要微小气隙的MEMS压电矢量水听器及其制备方法。
[0004]为实现上述目的，一方面，本发明提供了一种MEMS压电矢量水听器，包括:1-3个后置放大电路、灌封结构以及1-3个压电传感芯片。1-3个后置放大电路被相互垂直放置在灌封结构，其中，每个后置放大电路上粘贴并焊接一个压电传感芯片。
[0005]优选地，压电传感芯片包括:质量块、压电单元和复合弹性梁;其中，当有惯性力作用时，复合弹性梁产生形变，使与复合弹性梁相连的压电单元产生电荷。
[0006]优选地，压电传感芯片包括复合层，该复合层包括绝缘氧化层、SOI硅层和SOI氧化层，复合层设有U形狭缝，被U形狭缝所包围的复合层部分为复合弹性梁。
[0007]优选地，压电传感芯片包括设有回形孔的SOI基底层，被回形孔包围的SOI基底层部分为质量块；回形孔外围的SOI基底层支撑与所述复合弹性梁相连接的复合层部分。质量块在复合弹性梁的下方，压电单元在复合弹性梁的上方；当有惯性力作用所述回形孔外围的SOI基底层与质量块相对运动，导致复合弹性梁产生形变，使与复合弹性梁相连的压电单元产生电荷。
[0008]优选地，U形狭缝的开口方向为所述压电单元所在位置;压电单元包括:下电极、压电层和上电极。
[0009 ] 优选地，该MEMS压电矢量水听器的工作频率范围为1KHZ以下。
[0010]另一方面，本发明提供了一种MEMS压电矢量水听器的制备方法，包括如下步骤:[0011 ] 制备压电传感芯片;将1-3个后置放大电路上相互垂直放置在灌封结构，完成MEMS压电矢量水听器的封装，其中，每个后置放大电路粘贴并焊接一个压电传感芯片。
[0012]优选地，压电传感芯片通过以下步骤得到:
[0013]在基片上沉积绝缘氧化层，基片包括SOI硅层、SOI氧化层和SOI基底层;在绝缘氧化层上制备下电极、压电层和上电极构成压电单元;对SOI基底层释放，得到回形孔，被回形孔包围的SOI基底层为质量块;对压电层和质量块对应区域外复合层进行刻蚀，形成U形狭缝，该复合层包括绝缘氧化层、SOI硅层以及SOI氧化层，被U形狭缝包围的复合层部分为复合弹性梁。
[0014]优选地，回形孔通过以下步骤得到:
[0015]在SOI基底层背面沉积体刻蚀掩膜，对体刻蚀掩膜双面曝光图形化，以使得回形孔与压电单元位置正对;对SOI基底层进行干法或湿法释放，形成回形孔结构，回形孔所包围的SOI基底层为质量块。
[0016]优选地，U形狭缝通过以下步骤得到:
[0017]得到回形孔后，在基片背面镀一层狭缝刻蚀的支撑膜;在基片正面涂光刻胶，曝光形成图形作为狭缝刻蚀的掩膜，利用高密度电感耦合等离子体ICP刻蚀基片正面的绝缘氧化层、SOI硅层以及SOI氧化层，形成U形狭缝，U形狭缝宽度为0.1?50μπι;U形狭缝位置与回形孔位置正对。
[0018]U形狭缝开口方向为压电单元所在位置。
[0019]优选地，支撑膜为Al膜，厚度为0.1?5μπι;在U形狭缝刻蚀完成后，在基片正面涂光刻胶，腐蚀基片背面剩余的支撑膜、体刻蚀掩膜以及压电单元正下方的部分SOI氧化层。
[0020]优选地，压电层为氧化锌压电膜、氮化铝薄膜、锆钛酸铅压电膜、钙钛矿型压电膜或有机压电膜;压电层的厚度为0.01?60μπι。
[0021 ] 优选地，SOI基底层厚度为100?500μπι; SOI氧化层厚度为0.05?5μπι; SOI硅层厚度为0.5?50μ?? ；绝缘氧化层厚度为0.01?50μηι。
[0022]优选地，下电极或上电极为铝、金/铬复合层或者铂/钛复合层，铝厚度为0.01?1μm，络层或钛层厚度为0.01?0.1ym，金层或铀层厚度为0.05?0.5μηι。
[0023]优选地，体刻蚀掩膜对于湿法刻蚀为氮化硅与金/铬复合膜，对于干法刻蚀为氧化硅薄膜，氮化硅或者氧化硅薄膜厚度为0.01?1ym，金层厚度为0.05?0.5μπι，铬层厚度为0.01?0.Ium0
[0024]本发明的优点在于:本发明中首次采用压电复合悬臂梁和质量块结构以及相应的灌封结构来构成MEMS压电矢量水听器。相对于目前的其它MEMS矢量水听器，本发明提供的MEMS压电矢量水听器制备工艺相对简单，不需要微小气隙，具有较高的灵敏度，且是无源器件，工作稳定、噪声低。
【附图说明】
[0025]为了更清楚说明本发明实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为本发明实施例提供的MEMS压电矢量水听器的结构示意图；
[0027]图2为压电传感芯片的SOI基片剖面图；
[0028]图3为正面沉积绝缘氧化层后芯片的剖面示意图；
[0029]图4为背面沉积体刻蚀掩膜氮化硅(氧化硅)后的芯片剖面示意图；
[0030]图5为正面沉积下电极、压电层和上电极后的芯片剖面示意图；
[0031 ]图6为背面体刻蚀掩膜图形化后的芯片剖面示意图；
[0032]图7为体刻蚀后的芯片剖面示意图(以湿法体刻蚀为例)；
[0033]图8为狭缝刻蚀后的芯片剖面示意图；
[0034]图9为制备完成后压电传感器芯片的结构示意图；
[0035]图10为本发明实施例提供的MEMS压电矢量水听器的压电传感芯片的俯视示意图。
【具体实施方式】
[0036]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0037]为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明。
[0038]图1为本发明实施例提供的MEMS压电矢量水听器的结构示意图，如图1所示，该压电矢量水听器包括:1-3个后置放大电路b、灌封结构c以及1-3个压电传感芯片&。1-3个后置放大电路b被相互垂直放置在灌封结构C，其中，每个后置放大电路c上粘贴并焊接一个压电传感芯片a。
[0039]压电传感芯片a包括:质量块、压电单元和复合弹性梁;其中，当有惯性力作用时，复合弹性梁产生形变，使与复合弹性梁相连的压电单元产生电荷。
[0040]该传感芯片的工作频率范围为1KHz以下。而且，该传感芯片在500HZ以下，还可以保持较高的灵敏度，可以很好的应用。
[0041]以下结合实施例1-10以及说明书附图，具体介绍该MEMS压电矢量水听器的制备方法。
[0042]实施例1
[0043]I)清洗基片
[0044]用标准清洗方法对SOI硅片进行清洗，首先分别利用酸性清洗液和碱性清洗液进行煮沸清洗，然后用去离子水进行清洗，最后用氮气吹干。图2为芯片的基片SOI硅片剖面图，如图2所示，SOI硅片包括:SOI基底层3、S0I氧化层2和SOI硅层IJOI基底层3厚度为500μm，SOI氧化层2厚度为0.05μηι，SOI娃层I厚度为ΙΟμπι。
[0045]2)沉积绝缘氧化层4
[0046]利用热氧化炉在基片表面氧化形成绝缘氧化层4，正面沉积绝缘氧化层后芯片的剖面如图3所示，其中，沉积厚度为Ιμπι的绝缘氧化层4后，正面立刻甩光刻胶保护，用缓释氢氟酸(BHF)溶液腐蚀背面二氧化硅，去除光刻胶。
[0047]3)背面淀积体刻蚀掩膜
[0048]利用等离子体增强化学气相沉积设备(PECVD)在硅片背面淀积7μπι氧化硅薄膜5，背面沉积体刻蚀掩膜氧化硅后的芯片剖面如图4所示。
[0049]4)制备下电极6
[0050]在绝缘氧化层4表面，利用真空蒸镀设备制备下电极6，并图形化，所述下电极6为利用真空蒸镀设备制备的0.0Um厚度的铝电极。
[0051 ] 5)制备压电膜7
[0052]在下电极6的表面上制备60μπι氧化锌为压电膜7，在压电膜7的表面上涂正性光刻胶，光刻曝光，形成压电膜光刻图形，用稀磷酸腐蚀液腐蚀压电膜，形成所需图形的压电膜，去除残余光刻胶，完成图形化的压电膜7制备。
[0053]6)在压电膜7上制备上电极8
[0054]在硅基片正面上涂光刻胶，光刻曝光，形成上电极反图形，再用真空蒸镀设备沉积厚度为0.0lym的Al，用丙酮去光刻胶，完成上电极8的制备。下电极6、压电层7和上电极8构成一个压电单元。
[0055]其中，正面沉积下电极、压电层和上电极后的芯片剖面示意图如图5所示。
[0056]7) SOI基底层3的释放
[0057]在背面氧化硅膜上涂正性光刻胶，利用KarI Suss双面曝光机进行双面曝光，形成体刻蚀掩膜光刻图形。利用高密度电感耦合等离子体(ICP)刻蚀氧化硅薄膜5，完成体刻蚀掩膜层的图形化。背面体刻蚀掩膜图形化后的芯片剖面如图6所示。
[0058]利用深度离子反应刻蚀技术，进行SOI基底层3的干法释放。
[0059]需要说明的是，对SOI基底层3的释放是为了形成SOI基底层的回形孔，回形孔11中间的SOI基底层3为质量块3a O体刻蚀后的芯片剖面如图7所示。
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