板； 所述第一通信模块，用于将固态存储器中的面目标回波模拟数据发送给存储板； 所述存储板包括:第一 FPGA芯片、第二通信模块、数据缓存模块和FLASH阵列； 所述第一 FPGA芯片分别与所述第二通信模块、数据缓存模块和FLASH阵列连接； 所述第二通信模块与所述FLASH阵列连接； 所述FLASH阵列与所述数据缓存模块连接； 所述第一 FPGA芯片，用于控制存储板内各个模块的工作时序； 所述第二通信模块，用于接收从主机板的第一通信模块发送过来的面目标回波模拟数据，并将该面目标回波模拟数据发送给所述FLASH阵列； 所述FLASH阵列用于存储或回放面目标回波模拟数据； 所述数据缓存模块，用于缓存从所述FLASH阵列中读取出来的面目标回波模拟数据，并发送给模拟板； 所述模拟板包括:第二 FPGA芯片、D/A数模转换模块和滤波放大器模块； 所述第二 FPGA芯片分别与所述D/A数模转换模块、滤波放大器模块连接； 所述D/A数模转换模块与所述滤波放大器模块连接； 所述第二 FPGA芯片，用于控制模拟板内各个模块的工作时序； 所述D/A数模转换模块，用于将存储板的数据缓存模块发送过来的面目标回波模拟数据转换成模拟信号； 所述滤波放大器模块，用于将所述模拟信号进行滤波和放大处理，得到面目标模拟回波信号。2.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟器，其特征在于，所述主机板还包括电源管理模块，给用于面目标的测速测距雷达回波模拟器提供数字电源和模拟电源;数字电源用于给存储板供电;模拟电源用于给主机板和模拟板供电。3.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟器，其特征在于，所述FLASH阵列包含测速FLASH阵列和测距FLASH阵列；所述测速FLASH阵列中，采用8片FLASH串联工作;所述测距FLASH阵列中，采用8组FLASH并联工作，每组FLASH中，采用8片FLASH串联工作;所述测速FLASH阵列中8片FLASH的串联结构与所述测距FLASH阵列的每组FLASH中8片FLASH的串联结构相同。4.一种用于面目标的测速测距雷达回波模拟方法，其特征在于，包括: 步骤I，CPU处理器通过第一通信模块发送擦FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行擦除数据操作，即第一FPGA芯片以每片FLASH中的块为单位，根据擦FLASH指令中的块地址对每片FLASH中相应的块进行擦除数据操作； 步骤2，CPU处理器通过第一通信模块发送写FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行写数据操作，即第一FPGA芯片以每片FLASH中的页为单位，根据写FLASH指令中的页地址对每片FLASH中相应的页进行写数据操作;所述写数据操作中的数据为面目标回波模拟数据； 步骤3，CPU处理器通过第二通信模块发送读FLASH指令给第一 FPGA芯片；第一 FPGA芯片对FLASH阵列中的FLASH芯片进行读数据操作，即第一FPGA芯片以FLASH芯片中的页为单位，根据读FLASH指令中的页地址对每片FLASH中相应的页进行读数据操作;所述读数据操作中的数据为面目标回波模拟数据;数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板； 步骤4，模拟板中的D/A数模转换模块将面目标回波模拟数据转换成模拟信号，然后将所述模拟信号发送给滤波放大器模块进行滤波和放大处理，得到面目标模拟回波信号。5.如权利要求4所述的一种用于面目标的测速测距雷达回波模拟方法，其特征在于，步骤I的具体子步骤为: al，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O 口发送的信号是命令信号;CPU处理器发送60h命令，该命令为擦除准备命令； a2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O 口发送的信号是地址信号;CPU处理器发送FLASH芯片的块地址； a3，第一FPGA芯片使能CLE信号，CPU处理器的I/O 口发送DOh命令，该命令为擦除确认命令;第一 FPGA芯片根据FLASH芯片的块地址对FLASH芯片中相应的块进行擦除数据操作；a4，第一FPGA芯片使能CLE信号，CPU处理器的I/O 口发送70h命令，该命令表示读取擦除状态;第一FPGA芯片将擦除状态发送至CPU处理器的I/O口，如果I/O口的O引脚=O，则表示擦除数据操作成功，如果I/O 口的O引脚=1，则表示擦除数据操作失败。6.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟方法，其特征在于，步骤2的具体子步骤为: bl，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O 口发送的信号是命令信号;CPU处理器发送80h命令，该命令为写准备命令； b2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O 口发送的信号是地址信号;CPU处理器发送FLASH芯片的页地址，该页地址总共包括五个地址，其中前两个地址为列地址，后三个地址为行地址;CPU处理器将面目标回波模拟数据写入FLASH芯片的页地址所对应的FLASH芯片的缓冲区内； b3，第一 FPGA芯片使能CLE信号，CPU处理器的I/O 口发送1h命令，该命令为写确认命令;第一 FPGA芯片将FLASH芯片的缓冲区内的数据写入FLASH芯片的对应的页； b4，第一FPGA芯片使能CLE信号，CPU处理器的I/O 口发送70h命令，该命令表示读取写状态;第一FPGA芯片将写状态发送至CPU处理器的I/O口，如果I/O口的O引脚=0，则表示写数据操作成功，如果I/O 口的O引脚=1，则表示写数据操作失败。7.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟方法，其特征在于，步骤3的具体子步骤为: Cl，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号;CPU处理器发送OOh命令，该命令为读准备命令； c2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O 口发送的信号是地址信号;CPU处理器发送需要读取的FLASH芯片的页地址的起止范围； c3，第一FPGA芯片使能CLE信号，CPU处理器的I/O 口发送30h命令，该命令为读确认命令;第一 FPGA芯片使能RE信号，第一 FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的第I页数据； c4，第一 FPGA芯片判断FLASH芯片的对应的第I页数据是否读取完，若未读取完，则第一FPGA芯片继续读取FLASH芯片的对应的第I页数据，若读取完，则第一 FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的下一页数据，直到读取完FLASH芯片的对应的最后一页数据； c5，数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板。
【专利摘要】本发明属于雷达回波模拟器领域，公开了一种用于面目标的测速测距雷达回波模拟器及模拟方法，该模拟器包括：主机板、存储板、模拟板；主机板包括：CPU处理器、固态存储器和第一通信模块；CPU处理器，用于控制第一通信模块将面目标回波模拟数据发送给存储板；存储板包括：第二通信模块、数据缓存模块和FLASH阵列；第二通信模块，用于将面目标回波模拟数据发送给FLASH阵列；数据缓存模块，用于缓存面目标回波模拟数据，并发送给模拟板；模拟板包括：D/A数模转换模块和滤波放大器模块；D/A数模转换模块，用于将面目标回波模拟数据转换成模拟信号；滤波放大器模块，用于将模拟信号进行滤波和放大处理，得到面目标模拟回波信号。
【IPC分类】G01S7/40
【公开号】CN105676194
【申请号】CN201610027219
【发明人】宋万杰, 王强
【申请人】西安电子科技大学
【公开日】2016年6月15日
【申请日】2016年1月15日