多层测试模块及半导体器件母件的制作方法
【技术领域】
[0001]本实用新型涉及半导体技术领域，具体而言，涉及一种多层测试模块及一种半导体器件母件。
【背景技术】
[0002]如图1所示，目前的半导体器件普通的多层测试结构(test key)，通常会将第一层金属条作为导线，再将作为导线的第一层金属条放置在多层压焊点(PAD)的旁边。
[0003]然而，这样的设计往往会导致多层测试结构的宽度增加，即导致多层测试结构占用的空间加大，因而减少了正品管芯的占用空间，同时，由于多层测试结构过宽，同样的面积分布的半导体器件数量减少，其生产成本也会相应提高。
[0004]因此需要一种新的技术方案，可以有效地减小多层测试模块的宽度，节省多层测试模块的占用空间，进而降低生产成本。
【实用新型内容】
[0005]本实用新型正是基于上述问题，提出了一种新的技术方案，有效地减小了多层测试模块的宽度，节省了多层测试模块的占用空间，进而降低了生产成本。
[0006]有鉴于此，本实用新型的一方面提出了一种多层测试模块，用于对半导体器件进行测试，包括:压焊点组，所述压焊点组包括第一层压焊点和覆盖在所述第一层压焊点上的第二层压焊点，其中，所述第一层压焊点的宽度小于所述第二层压焊点的宽度；导线，设置在所述第二层压焊点的下方，与所述第一层压焊点相邻但不接触，所述导线的一端连接至所述半导体器件，所述导线的另一端连接至所述多层测试模块上与所述压焊点组相邻的其他压焊点组，以供在所述其他压焊点组处对所述半导体器件进行测试。
[0007]在该技术方案中，压焊点组可以有两层，其中，第二层压焊点覆盖在第一层压焊点上方，当然，此压焊点组的层数不限于两层，也可以是三层及以上。另外，导线不能与第一层压焊点接触，防止短路现象的出现。在本技术方案中，导线的一端与半导体器件相连，另一端从第二层压焊点下方经过与压焊点组相邻的其他压焊点组相连，这样，在半导体器件需要连接多个压焊点组作为输出端时，就可以通过相邻的压焊点组下方的导线连接至其他压焊点组，当然，半导体器件还可以被多层测试模块可以进行测试的其他元件替换。通过以上技术方案，避免了导线从压焊点组的一侧经过，减小了多层测试模块的宽度，节省了多层测试模块的占用空间，节约了原材料，降低了生产成本。比如，可以为半导体器件施加一个输入电压，检测其四个引脚的输出电流，此时，可以将半导体器件设置在相邻两个压焊点组之间，其第一引脚和第二引脚分别与两个压焊点组相连，其第三和第四引脚即可通过相邻压焊点组下方的导线连接至与相邻压焊点组相邻的第三和第四个压焊点组，这样，就可以在四个压焊点组处测量四个引脚的输出电流了。
[0008]在上述技术方案中，优选地，所述多层测试模块设置在所述半导体器件一侧的划片道上，所述划片道的宽度大于或等于所述第二层压焊点的宽度。
[0009]在该技术方案中，在多层测试模块设置在半导体器件一侧的划片道上的基础上，划片道的宽度已经大大减小，为了节省材料，降低生产成本，划片道的宽度稍微大于第二层压焊点的宽度即可。通过以上技术方案，在保证划片道的正常作用下，可以节省材料，降低生产成本。
[0010]在上述技术方案中，优选地，还包括:衬底，所述压焊点组、所述其他压焊点组和所述导线位于所述衬底上。
[0011]在该技术方案中，该多层测试模块还包括衬底，其所有的压焊点组和导线都设置在衬底上。
[0012]在上述技术方案中，优选地，还包括:隔离层，设置在所述衬底上，所述第二层压焊点设置在所述隔离层上，所述隔离层覆盖所述导线和所述第一层压焊点，用于分隔所述第一层压焊点、所述第二层压焊点和所述导线。
[0013]在该技术方案中，在衬底的上方、第二层压焊点的下方设置有隔离层，将导线和第一层压焊点全部覆盖住，进而将第一层压焊点、第二层压焊点及导线三部分隔离开来，当然，如果压焊点组的层数是三层及以上，隔离层设置在每两层压焊点中间，同样将每层的压焊点与导线隔离开来。通过以上技术方案，既能够起到固定并保护导线的效果，防止导线因为外界原因磨损或折断，同时还能防止压焊点因与导线接触过多造成检测结果不准确甚至短路的状况出现。
[0014]在上述技术方案中，优选地，所述隔离层上设置有连接孔，所述连接孔的两端分别连接至所述第一层压焊点和所述第二层压焊点。
[0015]在该技术方案中，在隔离层上设置连接孔，通过连接孔将第一层压焊点与第二层压焊点连接起来，使第一层与第二层压焊点能够导通，当然如果是三层及以上的压焊点组，其隔离层可以根据用户需要设置两层之间的连接孔。通过上述技术方案，连接孔能够使两层的压焊点导通，这样两层压焊点就可以接通传递半导体器件的测试信息了。
[0016]在上述技术方案中，优选地，所述隔离层的宽度小于或等于所述第二层压焊点的宽度。
[0017]在该技术方案中，隔离层的宽度应当小于或等于第二层压焊点的宽度，具体来说，在保证每层压焊点稳固放置的基础上，隔离层的宽度要在保证能够将导线塑封在内部的同时尽可能小。通过以上技术方案，尽可能减小了隔离层的宽度，节省了隔离层的材料，降低了生产成本。
[0018]在上述技术方案中，优选地，所述隔离层的材质为二氧化硅。
[0019]在该技术方案中，隔离层的材料可以是二氧化硅，当然，也可以是根据需要除此之外的其他材料。其中，二氧化硅具有良好的绝缘效果，并且其生产简单，成本较低，将其作为隔离层的材料，不但能取得好的隔离效果，还能降低生产成本。
[0020]在上述技术方案中，优选地，所述第一层压焊点和所述第二层压焊点为测试探针压焊点或封装打线压焊点。
[0021]在该技术方案中，第一层压焊点和第二层压焊点可以是测试探针压焊点或封装打线压焊点，将测试仪的针脚直接插入测试探针压焊点进行测试，或者将测试仪的连线与封装打线压焊点相连进行测试，当然，每层的压焊点也可以是根据需要除此之外的其他类型的压焊点。由于一般的测试仪的测试端口都是探针式或连线式端口，测试探针压焊点或封装打线压焊点就更具有实用性和市场竞争性。
[0022]在上述技术方案中，优选地，所述导线的材质为多晶硅或金属。
[0023]在该技术方案中，导线的材质可以是多晶硅，也可以是金属，还可以是合金等其他导体。通过以上技术方案，可以根据用户不同的需要选择不同的导线材料，使测试模块更能适应不同的市场需求，大大提高了测试模块的市场竞争性。
[0024]本实用新型另一方面提出了一种半导体器件母件，包括上述技术方案中任一项所述的多层测试模块，以及与多层测试模块相连的半导体器件。因此，该半导体器件母件具有和上述技术方案中任一项所述的多层测试模块相同的技术效果，在此不再赘述。
[0025]通过本实用新型的技术方案，减小了多层测试模块的宽度，节省了多层测试模块的面积，节约了原材料，降低了生产成本，进而提高了多层测试模块的市场竞争力。
【附图说明】
[0026]图1示出了相关技术中的多层测试结构的示意图；
[0027]图2示出了根据本实用新型的一个实施例的多层测试模块的示意图；
[0028]图3示出了图2所示的多层测试模块的剖面图；
[0029]图4示出了根据本实用新型的一个实施例的半导体器件母件的框图。
【具体实施方式】
[0030]为了能够更清楚地理解本实用新型的上述目的、特征和优点，下面结合附图和【具体实施方式】对本实用新型进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0031]在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是，本实用新型还可以采用其他不同于在此描述的其他方式来实施，因此，本实用新型的保护范围并不受下面公开的具体实施例的限制。
[0032]图2示出了根据本实用新型的一个实施例的多层测试模块的示意图。
[0033]如图2所示，本实用新型的一个实施例的多层测试模块1，用于对半导体器件17进行测试，包括:压焊点组11，压焊点组11包括第一层压焊点111和覆盖在第一层压焊点111上的第二层压焊点112，其中，第一层压焊点111的宽度小于第二层压焊点112的宽度；导线12，设置在第二层压焊点112的下方，与第一层压焊点111相邻但不接触，导线12的一端连接至半导体器件17，导线12的另一端连接至多层测试模块I上与压焊点组11相邻的其他压焊点组16，以供在其他压焊点组16处对半导体器件17进行测试。
[0034]在该技术方案中，压焊点组11可以有两层。其中，第二层压焊点112覆盖在第一层压焊点111上方，当然，此压焊点组11的层数不限于两层，也可以是三层及以上。另外，导线12不能与第一层压焊点111接触，防止短路现象的出现。在本技术方案中，导线12的一端与半导体器件17相连，另一端从第二层压焊点112下方经过与压焊点组11相邻的其他压焊点组16相连，这样，在半导体器件17需要连接多个压焊点组11作为输出端时，就可以通过相邻的压焊点组11下方的导线12连接至其他压焊点组16，当然，半导体器件17还可以被多层测试模块I可以进行测试的其他元件替换。通过以上技术方案，避免了导线12从压焊点组11的一侧经过，减小了多层测试模块I的宽度，节省了多层测试模块I的占用空间，节约了原