基于fpga的超高速局部放电信号检测网络设备的制造方法
【技术领域】
[0001]本实用新型涉及基于FPGA的超高速局部放电信号检测网络设备，属于局部放电(简称局放)信号处理领域。
【背景技术】
[0002]局放测量关注正在发生的可能有损电力设备绝缘性能和不可避免的突然断电发生等绝缘性能恶化事件，用来衡量高压电缆等的系统性能。通过长期在线监测收集大量局放脉冲，并对大量的数字化局放脉冲波形图进行分析，获得最终局放源的确认。当前国内对于局放系统信号采集和处理主要采用FPGA+DSP的方式，其中FPGA负责控制AD采样与储存数据，其采集速率的指标最高达到200MSps。DSP负责进行初步的数据处理及跟电脑主机的网络接口连接。因此还要求电脑主机完成大量的数据处理和计算分析。
[0003]FPGA+DSP的方式存在成本高、功耗高、尺寸大、电路板卡设计复杂、系统维护繁琐等问题。并且它还依赖电脑主机完成大数据量的局放信号数据计算，对电脑主机的性能也有较高的要求和限制。这将成为局部放电检测系统轻型化的一个阻碍。同时，系统的数据采集率和传输速率还有较大的增强空间。
【实用新型内容】
[0004]本实用新型的目的在于提供基于FPGA的超高速局部放电信号检测网络设备，主要解决现有局放系统信号采集和处理采用FPGA+DSP存在成本高、功耗高、尺寸大、电路板卡设计复杂、系统维护繁琐等问题。
[0005]为了实现上述目的，本实用新型采用的技术方案如下:
[0006]基于FPGA的超高速局部放电信号检测网络设备，包括用于采集模拟局放信号的模数转换AD芯片，输入端与模数转换AD芯片的输出端连接的FPGA芯片，与FPGA芯片连接的PHY芯片，PHY芯片通过千兆以太RJ45网络接口与PC机连接，模数转换AD芯片的输入端还连接有时钟芯片，该时钟芯片的输入端与FPGA芯片的输出端连接，模数转换AD芯片的输入端也与FPGA芯片的输出端连接。
[0007]具体地，所述时钟芯片的输入端通过SPI总线与FPGA芯片的输出端连接，模数转换AD芯片的输入端也通过SPI总线与FPGA芯片的输出端连接。
[0008]作为优选，所述FPGA芯片采用xc7k325t。
[0009]作为优选，所述模数转换AD芯片采用ads62p49。
[0010]作为优选，所述PHY芯片采用M88E1111。
[0011]与现有技术相比，本实用新型具有以下有益效果:
[0012]本实用新型以FPGA为核心实现局部放电信号的采集、储存与计算，优化了系统的设计，降低了上位机数据处理的要求和限制。采用超高速的AD芯片，采集速率达到250MSps，通过FPGA的RAM阵列设计和千兆以太网传输技术，达到千兆比特每秒的全速率数据传输能力；同时，FPGA采用全流水线设计和并行计算方式，进行数字信号处理运算，获得数字局放信号的幅度、相位和时频特征信息，本实用新型的数据处理速率高于大多数CPU和DSP，在低成本、小尺寸、低功耗、系统集成和维护等方面，均有显著的提高。
【附图说明】
[0013]图1为本实用新型的系统框架图。
[0014]图2为本实用新型的上行方向示意图。
【具体实施方式】
[0015]下面结合实施例和附图对本实用新型作进一步说明，本实用新型的实施方式包括但不限于下列实施例。
实施例
[0016]如图1和2所示，基于FPGA的超高速局部放电信号检测网络设备，包括用于采集模拟局放信号的模数转换AD芯片，输入端与模数转换AD芯片的输出端连接的FPGA芯片，与FPGA芯片连接的PHY芯片，PHY芯片通过千兆以太RJ45网络接口与PC机连接，模数转换AD芯片的输入端还连接有时钟芯片，该时钟芯片的输入端通过SPI总线与FPGA芯片的输出端连接，模数转换AD芯片的输入端也通过SPI总线与FPGA芯片的输出端连接。
[0017]在本实施例中，FPGA芯片采用xc7k325t，模数转换AD芯片采用ads62p49，PHY芯片采用M88E1111。
[0018]本实用新型的工作过程如下:
[0019]首先，上电初始化，FPGA芯片完成程序加载，并通过SPI总线初始化配置时钟芯片和模数转换AD芯片，使其工作在250MSps超高速工作模式。上位机(PC机)和本机系统通过千兆以太RJ45网络接口连接，并通过网络协议报文交互。
[0020]上行方向(图1中箭头指向右的方向):依据上位机的配置，FPGA芯片内部实现高速局放信号数据的接收、存储、传输和数字信号处理运算，在高速数据存储和传输过程中，采用了 RAM阵列设计。FPGA内部电路具体工作过程(参见图2)是:AD接口模块接收数据为DDR LVDS信号，同步时钟为250MHz。AD接口模块输出数据送给第一级控制状态机fsm-χ模块。经缓存电路RAM缓存数据，再经过第二级控制状态机fsm-Ο模块完成频率适配，将数据从接口的250MHz时钟域，转到系统125MHz时钟域，数据位宽从14位变为28位。
[0021]经过两级有限状态机和缓存的处理后，N点长度采样数据帧，流水方式(即一帧接一帧)送入数据处理模块(DSP)进行计算。数据处理模块采用并行方式计算采样数据帧的时域重心和频域重心。
[0022]采样数据帧与其对应计算结果输出到有限状态机电路fsm-Ι模块，经处理后送入RAM阵列电路进行对应的存储。RAM阵列由FPGA内部的16个BlockRAM资源例化组成。RAM阵列控制器采用类似FIFO的机制进行端口速率适配。控制器电路fsm-2模块调度读取该RAM阵列的缓存数据，发送给协议报文发送电路模块，组成千兆以太报文，经FPGA芯片外部相连的PHY芯片，并通过RJ45接口电缆送于上位机。
[0023]下行方向(图1中箭头指向左的方向):上位机下发网络协议报文，动态配置本机系统各个参数。包括采集局放信号脉冲的数据长度(64，128，256，512，1024等5种)，局放信号脉冲的触发电平，局放信号捕捉触发点的位置。
[0024]在本实施例中，FPGA实现局放检测算法，包括信号时域重心和频域重心的计算，获得了脉冲信号的幅度、相位和时频特征信息，对数字局放信号的处理采用32位单精度浮点运算，计算过程和结果符合IEEE标准，FPGA采用全流水线设计方式，大幅提升数字信号处理的能力。根据上位机配置，将采集的数字局放信号组成帧，对信号进行归一化并完成时域重心的计算，然后再通过FFT运算将信号时域特征转换到频域，计算频域重心。计算得到此局放信号帧的数字特征，上位机可以直接利用数字特征描绘时频重心分布图，从而节约上位机的计算量。
[0025]按照上述实施例，便可很好地实现本实用新型。值得说明的是，基于上述结构设计的前提下，为解决同样的技术问题，即使在本实用新型上做出的一些无实质性的改动或润色，所采用的技术方案的实质仍然与本实用新型一样，故其也应当在本实用新型的保护范围内。
【主权项】
1.基于FPGA的超高速局部放电信号检测网络设备，其特征在于，包括用于采集模拟局放信号的模数转换AD芯片，输入端与模数转换AD芯片的输出端连接的FPGA芯片，与FPGA芯片连接的PHY芯片，PHY芯片通过千兆以太RJ45网络接口与PC机连接，模数转换AD芯片的输入端还连接有时钟芯片，该时钟芯片的输入端与FPGA芯片的输出端连接，模数转换AD芯片的输入端也与FPGA芯片的输出端连接。2.根据权利要求1所述的基于FPGA的超高速局部放电信号检测网络设备，其特征在于，所述时钟芯片的输入端通过SPI总线与FPGA芯片的输出端连接，模数转换AD芯片的输入端也通过SPI总线与FPGA芯片的输出端连接。3.根据权利要求1或2所述的基于FPGA的超高速局部放电信号检测网络设备，其特征在于，所述FPGA芯片采用xc7k325t。4.根据权利要求3所述的基于FPGA的超高速局部放电信号检测网络设备，其特征在于，所述模数转换AD芯片采用ads62p49。5.根据权利要求4所述的基于FPGA的超高速局部放电信号检测网络设备，其特征在于，所述PHY芯片采用M88E1111。
【专利摘要】本实用新型公开了基于FPGA的超高速局部放电信号检测网络设备。包括用于采集模拟局放信号的模数转换AD芯片，与模数转换AD芯片的输出端连接的FPGA芯片，与FPGA芯片连接的PHY芯片，PHY芯片通过千兆以太RJ45网络接口与PC机连接，模数转换AD芯片的输入端还连接有时钟芯片，该时钟芯片的输入端与FPGA芯片的输出端连接，模数转换AD芯片的输入端也与FPGA芯片的输出端连接。本实用新型以FPGA为核心实现局部放电信号的采集、储存与计算，优化了系统的设计，降低了上位机数据处理的要求和限制；通过FPGA的RAM阵列设计和千兆以太网传输技术，达到千兆比特每秒的全速率数据传输能力。本实用新型的数据处理速率高，在低成本、小尺寸、低功耗、系统集成和维护等方面，均有显著提高。
【IPC分类】G01R31/12
【公开号】CN205067675
【申请号】CN201520829790
【发明人】李煜, 穆群生, 邓俊杰
【申请人】成都芯程科技有限责任公司
【公开日】2016年3月2日
【申请日】2015年10月23日