具有增强的线性度的电流模式反馈源极跟随器的制作方法

本公开的示例大体上涉及电子电路并且具体地涉及一种具有增强的线性度的电流模式反馈源极跟随器。

背景技术：

高性能模数转换器(adc)采用输入缓冲器来呈现与所述adc前端中的开关暂态隔离的高阻抗输入。时间交织adc继续将adc带宽和线性度推向更高。结果，输入缓冲器的带宽和线性度要求被推向更高，以便不限制adc性能。各种配置的源极跟随器缓冲器可以用于缓冲功能。反馈环可以被用来增强低频线性度。这种方法的问题在于，当接近反馈环的极限时，高频线性度会下降。希望提供一种保持高频和低频下的线性度的输入缓冲器。

技术实现要素：

描述了用于提供具有增强的线性度的电流模式反馈源极跟随器的技术。在一个示例中，一种装置包括：第一晶体管，该第一晶体管耦合在供电节点与第一节点之间；电流镜，该电流镜具有第一侧和第二侧；第二晶体管，该第二晶体管耦合在第一节点与电流镜的第一侧之间；第三晶体管，该第三晶体管耦合在第一节点与电流镜的第二侧之间；以及第一电容器，该第一电容器耦合在第二晶体管的源极和漏极之间。

在另一个示例中，一种装置包括：第一晶体管，该第一晶体管耦合在供电节点与第一节点之间；电流镜，该电流镜具有第一侧和第二侧；第二晶体管，该第二晶体管耦合在第一节点与电流镜的第一侧之间；第三晶体管，该第三晶体管耦合在第一节点与电流镜的第二侧之间；以及第一电容器，该第一电容器耦合在第一节点与电流镜之间。电流镜包括：第四晶体管，该第四晶体管耦合在第二晶体管与接地节点之间；以及第五晶体管，该第五晶体管耦合在第三晶体管与接地节点之间。

在另一个示例中，一种制造输入缓冲器的方法包括：提供第一晶体管，该第一晶体管耦合在供电节点与第一节点之间；提供电流镜，该电流镜具有第一侧和第二侧；提供第二晶体管，该第二晶体管耦合在第一节点与电流镜的第一侧之间；提供第三晶体管，该第三晶体管耦合在第一节点与电流镜的第二侧之间；以及提供第一电容器，该第一电容器耦合在第二晶体管的源极和漏极之间。

这些和其它方面可以参考下面的详细描述来理解。

附图说明

为了能够详细理解上面引用的特征，可以通过参照示例实施方式进行以上简要概况的更具体的描述，其中一些示例实施方式在附图中示出。然而，要注意，附图仅仅示出典型的示例实施方式，因而不应认为是对其范围的限制。

图1是描绘了根据一个示例的模数转换系统的框图。

图2是描绘了根据一个示例的输入缓冲器的示意图。

图3是描绘了根据另一个示例的输入缓冲器的示意图。

图4是描绘了根据另一个示例的输入缓冲器的示意图。

图5是图示了根据一个示例的ac电流和频率的图表。

图6是描绘了根据一个示例的可编程ic的框图。

图7图示了根据一个示例的可编程ic的可编程逻辑。

图8是描绘了根据一个示例的制造输入缓冲器的方法的流程图。

为了便于理解，已经尽可能地使用相同的参考数字来标示各图中共有的相同元件。可以理解一个示例的元件可以有利地并入其它示例中。

具体实施方式

在下文中参照附图来描述各个特征。应当注意，附图可以或者可以不按比例绘制并且类似的结构或功能的元件由贯穿附图中的相似的参考数字表示。应当注意，附图仅仅旨在促进特征的描述。它们并不旨在作为请求保护的发明的详尽的描述或作为请求保护的发明的范围的限制。另外，所示的示例不需要具有示出的所有方面或优点。结合特定示例描述的方面或优点未必限于这个示例，即使不那么说明或者即使不那么明确描述也可以在任何其它示例中被实践。

描述了用于提供具有增强的线性度的电流模式反馈源极跟随器的技术。在一些示例中，将一个或者两个旁路电容器添加到源极跟随器缓冲器的电流模式反馈环，这会显著改善线性度，特别是对于高带宽设计的线性度。在没有(多个)旁路电容器的情况下，在高频下，反馈环中的电流的相位旋转，减弱线性度，而不是增强线性度。在反馈环中引入(多个)旁路电容器补偿了该相位旋转，从而改善高频下的线性度。在整个缓冲面积的背景下，电容器面积惩罚不大。下面结合附图讨论这些和进一步的方面。

图1是描绘了根据一个示例的模数转换系统100的框图。系统100包括具有一对输入(例如，差分输入)和输出的模数转换器(adc)102。输入缓冲器104耦合至adc102的输入。输入缓冲器104将高阻抗输入提供至用于模拟电路106的adc102。输入缓冲器104将模拟电路106与adc102中的开关暂态隔离。数字电路108耦合至adc102的输出以处理其数字输出。每个输入缓冲器104都是采用本文所描述的线性度增强技术的源极跟随器缓冲器，该源极跟随器缓冲器在高频下特别有效。如下面进一步描述的，源极跟随器缓冲器在电流模式反馈环中采用一个或者多个旁路电容器以减小峰值，增强线性度和减少噪音。

图2是描绘了根据一个示例的输入缓冲器104-1的示意图。输入缓冲器104-1可以用作上述系统100中的输入缓冲器104。本领域的技术人员将理解，输入缓冲器104-1可以在使用输入缓冲器来隔离电路的无数其它系统中使用，其中，系统100仅仅是一个示例。

输入缓冲器104-1包括晶体管m1、m2、m3、m4、m5、m6和m7以及电容器cp1、cp2和ca。晶体管m1、m4、m5、m6和m7是n沟道器件，诸如，n型金属氧化物场效应晶体管(mosfet)。晶体管m2和m3是p沟道器件，诸如，p型mosfet。晶体管m1的栅极耦合以接收输入电压(vin)。晶体管m1的漏极耦合至节点n1。晶体管m1的源极耦合至晶体管m4的漏极。晶体管m4的源极耦合至晶体管m6的漏极。晶体管m6的源极耦合至节点gnd，该节点gnd提供参考电压(例如，电气接地)。

晶体管m2的源极耦合至节点vdd，该节点vdd提供关于参考电压的供电电压。晶体管m2的栅极耦合以接收偏置电压vbp。晶体管m2的漏极耦合至节点n1。晶体管m3的源极耦合至节点n1。晶体管m3的栅极耦合以接收偏置电压vcp。晶体管m3的漏极耦合至晶体管m5的漏极。晶体管m5的源极耦合至晶体管m7的漏极。晶体管m7的源极耦合至节点gnd。晶体管m7的栅极耦合至晶体管m6的栅极。晶体管m7和m6的栅极形成节点n2。晶体管m5的栅极耦合至晶体管m4的栅极并且具有偏置电压vbmc。晶体管m3和m5的漏极也耦合至节点n2。电容器cp1耦合在节点n1与节点gnd之间。电容器cp2耦合在节点n2与节点gnd之间。电容器ca耦合在节点n1与晶体管m3和m5的漏极之间。由晶体管m1的源极和晶体管m4的漏极形成的节点提供输出电压vout。

在该示例中，输入缓冲器104-1是具有电流反馈环的源极跟随器。晶体管m4、m5、m6和m7实施电流镜，该电流镜通过晶体管m1吸引偏置电流。虽然在示例中示出的是共源共栅电流镜，但是要理解，输入缓冲器104-1可以包括其它类型的电流源(例如，没有共源共栅晶体管m4和m5的电流镜)。

源极跟随器可以使用n沟道晶体管和电流源来实施。晶体管的栅极接收输入电压并且晶体管的源极提供输出电压。电流源通过晶体管从电源吸引电流。如果假设恒定电流在维持恒定的栅极到源极电压的晶体管中流动，则可以实现良好的线性度。然而，如果输出电压驱动诸如adc等电容负载，则晶体管将交流电流(ac)提供给负载。晶体管对电流进行的调制会产生失真。

电流反馈环可以被添加到源极跟随器以明显减弱在晶体管中流动的ac电流，从而增强低输入频率的线性度。考虑没有电容器ca的输入缓冲器104-1，该输入缓冲器104-1被添加以实施本文所描述的技术并且在下面进一步讨论。偏置电流ibias由晶体管m2设置(例如，通过实施具有给定宽度和设置vbp的晶体管m2)。m6:m7比(m6与m7之间的宽度比)设置环路增益(lg)。晶体管m3中的dc电流是ibias/(1+lg)，并且在晶体管m1中流动的dc电流是lg/(1+lg)*ibias。对于给定输入频率(fin)，反馈环感测在晶体管m1的漏极处的ac电流并且将增益版本直接传递给负载(例如，表示电容负载的cload)。流动到负载的ac电流(iload_ac)以如下方式被传递：晶体管m1传递iload_ac/(1+lg)并且晶体管m4(经由晶体管m7)传递lg/(1+lg)*lload_ac，其与晶体管m1所提供的电流180度异相。结果是，在晶体管m1中流动的iload_ac的部分减弱了1+lg，从而导致改善的线性度。然而，对于高输入频率(fin)，围绕环路的延迟使相位从180度旋转。寄生电容器cp1和cp2将规定旋转的频率响应。

为了抑制三次谐波失真(“hd3失真”)，环路必须执行到输入频率(fin)的三倍。这是在高输入频率(fin)的多个兆赫(ghz)范围内。反馈环中的ac电流的相位旋转会导致不正确的电流被反馈环传递给电容负载。传递给负载的错误ac电流被迫在晶体管m1的源极中流动。环路的增益意味着ac电流强度可能很大，导致晶体管m1中的电流峰值，因为反馈环感测和获得错误电流。结果是较大的电流在晶体管m1中流动，降低此频率下的线性度。

图5是图示了根据一个示例的ac电流和频率的图表500。水平轴表示以ghz计的频率并且垂直轴表示以毫安(ma)计的电流。曲线502表示在不同频率的晶体管m1中的电流。如图所示，电流在特定频率达到峰值。峰值可以通过减少环路增益来减小，但是这会减弱通过采用闭环电流反馈技术实现的低频改进。如果被迫在晶体管m1中流动的由反馈环传递的ac电流接近晶体管的dc偏置电流，则在晶体管m1关闭时严重的失真会发生。

在一个示例中，电容器ca作为跨晶体管m3的源极和漏极的旁路来提供。电容器ca补偿反馈环内的反馈电流的相位旋转并且显著改善高带宽应用的线性度。电容器ca的添加通过补偿反馈电流的相位旋转减小对于给定频率晶体管m1中的电流峰值(如由图5的图表500中的曲线504所示的)。例如，对于3.5ghz的输入频率，hd3频率在10/11ghz的范围内。在这种示例中，可以选择电容器ca来减小10/11ghz的范围内的峰值。电容器ca也针对从低到中范围的频率被有效自举，并且因此，电容器ca在这个范围内不会显著影响电流的相位频率响应。自举防止电容器ca在反馈环上呈现电容负载。当输入频率增加时，电容器ca传递越来越多的ac电流。电容器ca会将90度相移引入其中的电流。相移90度的该电流减少总体上的电流的相位旋转。

图3是描绘了根据另一个示例的输入缓冲器104-2的示意图。输入缓冲器104-2可以用作上述系统100中的输入缓冲器104。本领域的技术人员将理解，输入缓冲器104-2可以在使用输入缓冲器来隔离电路的无数其它系统中使用，其中，系统100仅仅是一个示例。

输入缓冲器104-2包括晶体管m1、m2、m3、m4、m5、m6和m7以及电容器cp1、cp2和cb。晶体管m1、m4、m5、m6和m7是n沟道器件，诸如，n型金属氧化物场效应晶体管(mosfet)。晶体管m2和m3是p沟道器件，诸如，p型mosfet。晶体管m1的栅极耦合以接收输入电压(vin)。晶体管m1的漏极耦合至节点n1。晶体管m1的源极耦合至晶体管m4的漏极。晶体管m4的源极耦合至晶体管m6的漏极。晶体管m6的源极耦合至节点gnd，该节点gnd提供参考电压(例如，电气接地)。

晶体管m2的源极耦合至节点vdd，该节点vdd提供关于参考电压的供电电压。晶体管m2的栅极耦合以接收偏置电压vbp。晶体管m2的漏极耦合至节点n1。晶体管m3的源极耦合至节点n1。晶体管m3的栅极耦合以接收偏置电压vcp。晶体管m3的漏极耦合至晶体管m5的漏极。晶体管m5的源极耦合至晶体管m7的漏极。晶体管m7的源极耦合至节点gnd。晶体管m7的栅极耦合至晶体管m6的栅极。晶体管m7和m6的栅极形成节点n2。晶体管m5的栅极耦合至晶体管m4的栅极并且具有偏置电压vbmc。晶体管m3和m5的漏极也耦合至节点n2。电容器cp1耦合在节点n1与节点gnd之间。电容器cp2耦合在节点n2与节点gnd之间。电容器cb分别耦合在节点n1与晶体管m5/m7的源极/漏极之间。由晶体管m1的源极和晶体管m4的漏极形成的节点提供输出电压vout。

在该示例中，输入缓冲器104-2是具有电流反馈环的源极跟随器。晶体管m4、m5、m6和m7实施电流镜，该电流镜通过晶体管m1吸引偏置电流。虽然在该示例中示出了共源共栅电流镜，但是要理解，输入缓冲器104-2可以包括其它类型的电流源(例如，没有共源共栅晶体管m4和m5的电流镜)。

在一个示例中，电容器cb作为跨节点n1和晶体管m5/m7的源极/漏极的旁路来提供。电容器cb补偿反馈环内的反馈电流的相位旋转并且显著改善高带宽应用的线性度。电容器cb的添加通过补偿反馈电流的相位旋转减小给定频率的晶体管m1中的电流峰值(如由图5的图表500中的曲线504所示的)。例如，对于3.5ghz的输入频率，hd3频率在10/11ghz的范围内。在这种示例中，可以选择电容器cb来减小10/11ghz的范围内的峰值。电容器cb也针对从低到中范围的频率被有效自举，并且因此，电容器cb在这个范围内不会显著影响电流的相位频率响应。自举防止电容器cb在反馈环上呈现电容负载。当输入频率增加时，电容器cb传递越来越多的ac电流。电容器cb会将90度相移引入其中的电流。相移90度的该电流减少总体上的电流的相位旋转。

图4是描绘了根据另一个示例的输入缓冲器104-3的示意图。输入缓冲器104-3可以用作上述系统100中的输入缓冲器104。本领域的技术人员将理解，输入缓冲器104-3可以在使用输入缓冲器来隔离电路的无数其它系统中使用，其中，系统100仅仅是一个示例。

输入缓冲器104-3包括晶体管m1、m2、m3、m4、m5、m6和m7以及电容器cp1、cp2和cb。晶体管m1、m4、m5、m6和m7是n沟道器件，诸如，n型金属氧化物场效应晶体管(mosfet)。晶体管m2和m3是p沟道器件，诸如，p型mosfet。晶体管m1的栅极耦合以接收输入电压(vin)。晶体管m1的漏极耦合至节点n1。晶体管m1的源极耦合至晶体管m4的漏极。晶体管m4的源极耦合至晶体管m6的漏极。晶体管m6的源极耦合至节点gnd，该节点gnd提供参考电压(例如，电气接地)。

晶体管m2的源极耦合至节点vdd，该节点vdd提供关于参考电压的供电电压。晶体管m2的栅极耦合以接收偏置电压vbp。晶体管m2的漏极耦合至节点n1。晶体管m3的源极耦合至节点n1。晶体管m3的栅极耦合以接收偏置电压vcp。晶体管m3的漏极耦合至晶体管m5的漏极。晶体管m5的源极耦合至晶体管m7的漏极。晶体管m7的源极耦合至节点gnd。晶体管m7的栅极耦合至晶体管m6的栅极。晶体管m7和m6的栅极形成节点n2。晶体管m5的栅极耦合至晶体管m4的栅极并且具有偏置电压vbmc。晶体管m3和m5的漏极也耦合至节点n2。电容器cp1耦合在节点n1与节点gnd之间。电容器cp2耦合在节点n2与节点gnd之间。电容器cb分别耦合在节点n1与晶体管m5/m7的源极/漏极之间。电容器ca耦合在节点n1与晶体管m3和m5的漏极之间。由晶体管m1的源极和晶体管m4的漏极形成的节点提供输出电压vout。

在该示例中，输入缓冲器104-3是具有电流反馈环的源极跟随器。晶体管m4、m5、m6和m7实施电流镜，该电流镜通过晶体管m1吸引偏置电流。虽然在该示例中示出了共源共栅电流镜，但是要理解，输入缓冲器104-2可以包括其它类型的电流源(例如，没有共源共栅晶体管m4和m5的电流镜)。

在图4的示例中，采用上面讨论的旁路电容器ca和cb的组合。越小的电容器cb和电容器ca的值提供越多的相位校正，由于频率越高在电容器cb上产生的信号越大，因此，越多电流会经历90度相移。与单独的电容器ca相比较，单独的电容器cb的好处在于对绝对电容值更敏感。电容器ca和cb的组合对于最小的面积增加而在线性度方面提供稳定的改善。ca和cb的组合的适度值可以被实际实施并且在高带宽应用中证明线性度的显著改善。

图6是描绘了根据一个示例的可编程ic1的框图。可编程ic1包括处理系统2、可编程逻辑3、片上网络(noc)82、配置逻辑25和配置存储器26。可编程ic1可以耦合至外部电路，诸如，非易失性存储器27、dram28和其它电路29。可编程逻辑3包括逻辑单元30、支持电路31和可编程互连32。逻辑单元30包括可以配置为实施多个输入的一般逻辑功能的电路。支持电路31包括专用电路，诸如，收发器、输入/输出块、数字信号处理器、存储器等。逻辑单元和支持电路31可以使用可编程互连32而被互连。用于编程逻辑单元30、用于设置支持电路31的参数和用于编程可编程互连32的信息被配置逻辑25存储在配置存储器26中。配置逻辑25可以从非易失性存储器27或者任何其它源(例如，dram28或者从其它电路29)获得配置数据。处理系统2可以包括(多个)微处理器、存储器、支持电路、io电路等。在本文所描述的示例中，处理系统2包括系统存储器管理单元(smmu)80。smmu80是供不具有内置mmu的ps和pl主机使用的单独存储器管理单元。noc82包括用于在可编程ic1中的配置电路和/或硬化电路之间提供物理和逻辑连接的电路系统。

图7图示了可编程ic1的可编程逻辑3，该可编程逻辑3包括大量不同的可编程瓦片，该可编程瓦片包括收发器37、可配置逻辑块(“clb”)33、随机存取存储器块(“bram”)34、输入/输出块(“iob”)36、配置和时钟逻辑(“config/clocks”)42、数字信号处理块(“dsp”)35、专用输入/输出块(“i/o”)41(例如，配置端口和时钟端口)和其它可编程逻辑39，诸如，数字时钟管理器、模数转换器、系统监控逻辑等。可编程逻辑3还可以包括pcie接口40、模数转换器(adc)38等。

在一些可编程逻辑中，每个可编程瓦片可以包括具有到在相同的瓦片内的可编程逻辑元件的输入和输出端子48的连接的至少一个可编程互连元件(“int”)43，如由包括在图7的顶部的示例所示。每个可编程互连元件43还可以包括到在相同的瓦片或者(多个)其它瓦片中的(多个)相邻的可编程互连元件的互连段49的连接。每个可编程互连元件43也都可以包括到逻辑块(未示出)之间的一般布线资源的互连段50的连接。一般布线资源可以包括在包括互连段(例如，互连段50)的轨道的逻辑块(未示出)与用于连接互连段的开关块(未示出)之间的布线通道。一般布线资源的互连段(例如，互连段50)可以跨越一个或者多个逻辑块。可编程互连元件43与一般布线资源结合实施所示的可编程逻辑的可编程互连结构(“可编程互连”)。

在一个示例实施方式中，clb33可以包括可配置逻辑元件(“cle”)44，该cle44可以被编程以实施用户逻辑和单个可编程互连元件(“int”)43。除了一个或者多个可编程互连元件之外，bram34还可以包括bram逻辑元件(“brl”)45。通常，包括在瓦片中的多个互连元件取决于瓦片的高度。在所示的示例中，bram瓦片具有与五个clb相同的高度，但是也可以使用其它数量(例如，四个)。除了适当数量的可编程互连元件之外，dsp瓦片35还可以包括(“dspl”)46。除了可编程互连元件43的一个实例之外，iob36还可以包括例如输入/输出逻辑元件(“iol”)47的两个实例。如对于本领域的技术人员而言显而易见的，例如连接至i/o逻辑元件47的实际i/o焊盘通常不限于输入/输出逻辑元件47的区域。

在所示的示例中，在(图7所示的)芯片的中心附近的水平区域用于配置、时钟和其它控制逻辑。从该水平区域或列延伸的一个或者多个垂直列51用于在可编程逻辑的宽度上分配时钟和配置信号分配。

利用图7所示的架构的一些可编程逻辑包括附加逻辑块，该附加逻辑块破坏组成可编程逻辑的大部分的常规栏状结构。附加逻辑块可以是可编程块和/或专用逻辑。

注意，图7旨在仅仅图示示例性可编程逻辑架构。例如，行中的逻辑块的数量、行的相对宽度、行的数量和顺序、包括在行中的逻辑块的类型、逻辑块的相对大小以及包括在图7的顶部的互连/逻辑实施方式是纯示例性的。例如，在实际的可编程逻辑中，无论clb出现在哪里，通常包括多个相邻行的clb，以促进用户逻辑的有效实施，但是相邻的clb行的数量随着可编程逻辑的总体大小改变。

图8是描绘了根据一个示例的制造输入缓冲器的方法800的流程图。方法800开始于步骤802，其中，提供耦合在供电节点(vdd)与第一节点(n1)之间的第一晶体管(m2)。在步骤804中，提供具有第一侧和第二侧的电流镜(m4至m7)。在步骤806中，提供耦合在第一节点(n1)与电流镜(m4至m7)的第一侧之间的第二晶体管(m3)。在步骤808中，第三晶体管耦合在第一节点(n1)与电流镜(m4至m7)的第二侧之间。在步骤810中，第一电容器(ca)设置在第二晶体管(m3)的源极和漏极之间。可选地，在另一个示例中，提供耦合在第一节点(n1)与第四晶体管(m7)的漏极之间的第二电容器(cb)。

虽然上面涉及具体示例，但是在不脱离本发明的基本范围的情况下可以设计其它和进一步的实施例，并且本发明的范围由随后的权利要求确定。