一种高精度线性稳压电路的制作方法

本发明涉及集成电路的技术领域，更具体地说，涉及一种高精度线性稳压电路。

背景技术：

cmos电压基准是系统芯片中必不可少的关键模块，在各类运放偏置电路、adc、电源管理等模拟芯片中有着广泛的应用。特别是高精度传感电路中，精准的偏置电路对于整个系统的性能提高具有至关重要的作用。为了给整个模拟前端电路提供稳定高精度的偏置，电压基准电路通常追求两个重要的设计指标：温漂抑制能力和电源纹波抑制能力。同时要兼顾波及电压基准电路的复杂度、功耗和芯片面积。作为一个通用模块，目前已有大量的cmos电压基准电路设计方案。

目前对cmos电压基准电路主要实现方法有：

(1)传统的电压基准电路：作为经典的电压带隙基准电路，采用三极管与电阻作为温度补偿，同时通过运算放大器作为误差放大来控制三极管上方的mos电流镜，用来提升带隙电压基准的输出精度。

(2)亚阈值区的电压基准电路：工作在亚阈值区的mos管可以工作在比较低的电源电压和偏置电流，从而可以设计出低电压工作的电压基准电路，并且具有十分低的电路功耗。

(3)开关电容型带隙基准电路：开关电容技术由于其匹配精度高、静态功耗小的优点在模拟集成电路中应用非常广泛。因此，通过开关电容技术设计的电压基准电路可以同时在面积和功耗上达到一个较好的水平。

然而，前述(1)传统的电压基准电路能够满足基本的应用，适合于系统精度要求不高的场合，其温漂抑制和电源纹波抑制能力一般。前述(2)中的电压基准电路可以在低于1v的电源电压条件下工作，但是由于其工作在亚阈值区的mos管偏置电流很小，极易受晶体管漏电流、电路噪声或其他噪声的干扰。同时亚阈值区的mos晶体管工作状态极其敏感，在受干扰下容易脱离亚阈值区而使电路失效。电源电压噪声的抑制能力交叉。前述(3)中的电压基准电路尽管在芯片面积和功耗方面占优势，但共引入的开关噪声，以及mos开关的电荷馈通效应对基准电压的输出有影响，同时电源电压纹波抑制能力也较差。

技术实现要素：

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种高精度线性稳压电路。

本发明解决其技术问题所采用的技术方案是：构造一种高精度线性稳压电路，包括：带隙基准电路、电源纹波抑制电路以及软启动电路；

所述电源纹波抑制电路的输入端与外部输入电源电压连接，所述电源纹波抑制电路的输出端与所述带隙基准电路的输入端连接，所述带隙基准电路的输出端输出参考电压，所述软启动电路分别连接所述外部输入电源电压以及所述带隙基准电路；

所述带隙基准电路用于产生参考电压，所述电源纹波抑制电路用于抑制电源纹波以使所述带隙基准电路不随所述外部输入电源电压变化，所述软启动电路将所述稳压电路从零电流工作点状态转换为正常工作点状态。

在一个实施例中，所述带隙基准电路包括：基准电压产生电路和电压基准输出电路；

所述基准电压产生电路的输入端与所述电源纹波抑制电路的输出端连接，所述基准电压产生电路的输出端与所述电压基准输出电路的输入端连接，所述电压基准输出电路的输出端输出所述参考电压；

所述基准电压产生电路的输入端为所述带隙基准电路的输入端，所述电压基准输出电路的输出端为所述带隙基准电路的输出端。

在一个实施例中，所述基准电压产生电路包括：第一pmos管、第二pmos管、第一nmos管、第二nmos管、第一三极管、第二三极管以及第一电阻；

所述第一pmos管的源极和所述第二pmos管的源极连接和所述电压基准输出电路的输出端连接所述电源纹波抑制电路的输出端，所述第一pmos管的栅极与所述第二pmos管的栅极连接，所述第一pmos管的漏极与所述第一nmos管的漏极连接，所述第一nmos管的源极与所述第一三极管的发射极连接，所述第一三极管的集电极接地，所述第一三极管的基极与所述第二三极管的基极短接并接至地，所述第二三极管的集电极接地，所述第二三极管的发射极通过所述第一电阻连接所述第二nmos管的源极；

所述第二nmos管的栅极与所述第一nmos管的栅极短接并与所述第一nmos管的漏极共同连接至所述软启动电路；所述第二nmos管的漏极与所述第二pmos管的漏极连接；

所述第二pmos管的栅极与其漏极短接并分别连接所述电源纹波抑制电路和所述电压基准输出电路的输入端。

在一个实施例中，所述电压基准输出电路包括：第三pmos管、第四pmos管、第二电阻和第三三极管；

所述第三pmos管的源极作为所述电压基准电路的输入端连接所述电源纹波抑制电路的输出端，所述第三pmos管的漏极与所述第四pmos管的源极连接，所述第三pmos管的栅极与所述第二pmos管的漏极连接并连接至所述电源纹波抑制电路；所述第三pmos管的栅极还作为所述电压基准电路的输出端连接至所述软启动电路；

所述第四pmos管的栅极与漏极短接，所述第四pmos管的漏极通过所述第二电阻连接所述第三三极管的发射极，所述第三三极管的基极和集电极接地；

所述第四pmos管的漏极与所述第二电阻的连接端作为所述带隙基准电路的输出端输出所述参考电压。

在一个实施例中，所述电源纹波抑制电路包括：与所述带隙基准电路连接的内嵌放大器。

在一个实施例中，所述电源纹波抑制电路还包括：第七pmos管、第八pmos管、第七nmos管、第八nmos管和第九nmos管；

所述第七pmos管的源极和所述第八pmos管的源极连接所述外部输入电源电压，所述第七pmos管的栅极与所述第八pmos管的栅极短接，所述第七pmos管的栅极与其漏极连接，所述第八pmos管的漏极作为所述电源纹波抑制电路的输出端连接所述带隙基准电路的输入端；

所述第七nmos管的漏极连接所述第八pmos管的漏极，所述第七nmos管的栅极连接所述内嵌放大器；所述第七nmos管的源极接地；所述第八nmos管的栅极连接所述内嵌放大器，所述第八nmos管的源极与所述第九nmos管的漏极连接，所述第九nmos管的栅极连接所述内嵌放大器，所述第九nmos管的源极接地。

在一个实施例中，所述内嵌放大器包括：第五pmos管、第六pmos管、第一电容、第三nmos管、第四nmos管、第五nmos管和第六nmos管；

所述第五pmos管的源极和所述第六pmos管的源极与所述第八pmos管的漏极连接，所述第五pmos管的漏极与所述第七nmos管的栅极和所述第三nmos管的漏极连接，所述第五pmos管的漏极还通过所述第一电容连接所述第七nmos管的漏极；

所述第五pmos管的栅极连接所述第一pmos管的漏极，所述第六pmos管的栅极连接所述第一pmos管的栅极和所述第二pmos管的栅极的连接端；所述第六pmos管的漏极连接内嵌电阻的第一端，所述第六pmos管的漏极还连接所述第八nmos管的栅极、所述第三nmos管的栅极和所述第四nmos和的栅极的连接端；

所述内嵌电阻的第二端连接所述第四nmos管的漏极，所述第四nmos管的漏极连接所述第六nmos管的漏极，所述第六nmos管的源极和所述第五nmos管的源极接地；所述第五nmos管的栅极和所述第六nmos管的栅极连接并连接至所述第九nmos管的栅极和所述第四nmos管的漏极，所述第五nmos管的漏极连接所述第三nmos管的源极连接，所述第三nmos管的栅极和所述第四nmos管的栅极连接。

在一个实施例中，所述软启动电路包括：与所述外部输入电源电压连接、给所述软启动电路提供偏置的偏置电路。

在一个实施例中，所述软启动电路还包括：第九pmos管、第十pmos管和第十一pmos管；

所述第九pmos管的源极、所述第十pmos管的源极和所述第十一pmos管的源极连接所述外部输入电源电压，所述第十一pmos管的栅极连接所述第三pmos管的栅极，所述第十一pmos管的漏极连接所述第十pmos管的漏极；

所述第九pmos管的漏极与所述第一nmos管的漏极和所述第一nmos管的栅极与所述第二nmos管的栅极的连接端连接，所述第九pmos管的栅极与所述第十pmos管的栅极连接，且所述第十pmos管的栅极与其漏极连接，所述第十pmos管的漏极与所述偏置电路连接。

在一个实施例中，所述偏置电路包括：第十二pmos管、第十三pmos管、第十四pmos管、第十五pmos管、第十nmos管和第十一nmos管；

所述第十二pmos管、第十三pmos管、第十四pmos管、第十五pmos管依次倒比串联连接，且所述第十二pmos管的源极连接所述外部输入电源电压、所述第十五pmos管的漏极与所述第十一nmos管的漏极连接，所述第十一nmos管的漏极与其栅极短接；

所述第十nmos管的源极和所述第十一nmos管的源极共同接地，所述第十nmos管的栅极和所述第十一nmos管的栅极连接。

实施本发明的高精度线性稳压电路，具有以下有益效果：包括：带隙基准电路、电源纹波抑制电路以及软启动电路；电源纹波抑制电路的输入端与外部输入电源电压连接，电源纹波抑制电路的输出端与带隙基准电路的输入端连接，带隙基准电路的输出端输出参考电压，软启动电路分别连接外部输入电源电压以及带隙基准电路；带隙基准电路用于产生参考电压，电源纹波抑制电路用于抑制电源纹波以使带隙基准电路不随外部输入电源电压变化，软启动电路将带隙基准电路从零电流工作点状态转换为正常工作点状态。本发明具有较宽的工作电压范围，电源纹波抑制能力好，电路复杂度低，功耗低，且占用面积小。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是本发明实施例提供的一种高精度线性稳压电路的结构示意图；

图2是本发明实施例提供的一种高精度线性稳压电路的电路原理图。

具体实施方式

为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本发明的具体实施方式。

参考图1，图1为本发明实施例提供的高精度线性稳压电路，该高精度线性稳压电路可广泛应用于运放偏置电路、adc、电源管理等模拟芯片中。

具体的，如图1所示，该高精度线性稳压电路包括：带隙基准电路20、电源纹波抑制电路10以及软启动电路30。

电源纹波抑制电路10的输入端与外部输入电源电压连接，电源纹波抑制电路10的输出端与带隙基准电路20的输入端连接，带隙基准电路20的输出端输出参考电压，软启动电路30分别连接外部输入电源电压以及带隙基准电路20；带隙基准电路20用于产生参考电压，电源纹波抑制电路10用于抑制电源纹波以使带隙基准电路20不随外部输入电源电压变化，软启动电路30将稳压电路从零电流工作点状态转换为正常工作点状态。

本实施例中，带隙基准电路20包括：基准电压产生电路和电压基准输出电路。

基准电压产生电路的输入端与电源纹波抑制电路10的输出端连接，基准电压产生电路的输出端与电压基准输出电路的输入端连接，电压基准输出电路的输出端输出参考电压；基准电压产生电路的输入端为带隙基准电路20的输入端，电压基准输出电路的输出端为带隙基准电路20的输出端。

参考图2，图2为本发明实施例提供的一种高精度线性稳压电路的电路图。如图2所示，vdd为外部输入电源电压，gnd为地(即电源参考地)。

如图2所示，基准电压产生电路包括：第一pmos管mp1、第二pmos管mp2、第一nmos管mn1、第二nmos管mn2、第一三极管q1、第二三极管q2以及第一电阻r1。

第一pmos管mp1的源极和第二pmos管mp2的源极连接和电压基准输出电路的输出端连接电源纹波抑制电路10的输出端，第一pmos管mp1的栅极与第二pmos管mp2的栅极连接，第一pmos管mp1的漏极与第一nmos管mn1的漏极连接，第一nmos管mn1的源极与第一三极管q1的发射极连接，第一三极管q1的集电极接地，第一三极管q1的基极与第二三极管q2的基极短接并接至地，第二三极管q2的集电极接地，第二三极管q2的发射极通过第一电阻r1连接第二nmos管mn2的源极；第二nmos管mn2的栅极与第一nmos管mn1的栅极短接并与第一nmos管mn1的漏极共同连接至软启动电路30；第二nmos管mn2的漏极与第二pmos管mp2的漏极连接；第二pmos管mp2的栅极与其漏极短接并分别连接电源纹波抑制电路10和电压基准输出电路的输入端。

进一步地，如图2所示，电压基准输出电路包括：第三pmos管mp3、第四pmos管mp4、第二电阻r2和第三三极管q3。

第三pmos管mp3的源极作为电压基准电路的输入端连接电源纹波抑制电路10的输出端，第三pmos管mp3的漏极与第四pmos管mp4的源极连接，第三pmos管mp3的栅极与第二pmos管mp2的漏极连接并连接至电源纹波抑制电路10；第三pmos管mp3的栅极还作为电压基准电路的输出端连接至软启动电路30；第四pmos管mp4的栅极与漏极短接，第四pmos管mp4的漏极通过第二电阻r2连接第三三极管q3的发射极，第三三极管q3的基极和集电极接地；第四pmos管mp4的漏极与第二电阻r2的连接端作为带隙基准电路20的输出端输出参考电压。

本实施例中，基准电压产生电路与温度无关。本实施例中，基准电压产生电路的设计原理为利用具有相反温度系数的电压以适当的权重线性叠加，在某一温度达到具有零温度系数的基准电压，从而得到一个基本上不随温度变化的基准电压。其中，负温度系数电压由pnp的第一三极管q1和第二三极管q2的基极-发射极电压产生，正温度系数电压由工作在不同电流密度下的第一三极管q1和第二三极管q2产生的基区-发射区的电压差δvbe产生。

其中与温度成正比的电流为：

上式中，vbe1为第一三极管q1的基区-发射区电压，vbe2为第二三极管q2的基区-发射区电压，r1为第一电阻r1的阻值，kt/q为系数，n为第一三极管q1与第二三极管q2的面积比。

电压基准输出电路由第三pmos管mp3、第四pmos管mp4、第三三极管q3和第二电阻r2组成，其输出带隙电压为：

上式中，vref即为带隙基准电路20输出的参考电压，vbe3为第三三极管q3的基区-发射区电压，r2为第二电阻r2的阻值。

结合(1式)和(2式)可以得到：

由(3式)可以看出，通过设置第一三极管q1和第二三极管q2的面积比n与第二电阻r2、第一电阻r1的阻值，可以得到温度补偿后的电压基准输出(即参考电压输出)。

本发明实施例中，由于整个电压基准电路采用了内部反馈机制，因此，带隙基准电路20未采用主流带隙基准电路20中使用的共栅cascode级联结构，避免了主流共栅cascode级联结构消耗额外mos管过驱动电压而造成正常工作的电源电压较高的问题。

另外，本发明的带隙基准电路20输出的参考电压比电源电压低至少3个过驱动电压，因此，电源电压可以工作在低于1.8v的情形下工作。当然，本实施例通过合理设计还可以实现低至1.5v左右甚至更低的电源电压。

进一步地，本实施例的电源纹波抑制电路10包括：与带隙基准电路20连接的内嵌放大器。

如图2所示，该电源纹波抑制电路10还包括：第七pmos管mp7、第八pmos管mp8、第七nmos管mn7、第八nmos管mn8和第九nmos管mn9。

第七pmos管mp7的源极和第八pmos管mp8的源极连接外部输入电源电压，第七pmos管mp7的栅极与第八pmos管mp8的栅极短接，第七pmos管mp7的栅极与其漏极连接，第八pmos管mp8的漏极作为电源纹波抑制电路10的输出端连接带隙基准电路20的输入端；第七nmos管mn7的漏极连接第八pmos管mp8的漏极，第七nmos管mn7的栅极连接内嵌放大器；第七nmos管mn7的源极接地；第八nmos管mn8的栅极连接内嵌放大器，第八nmos管mn8的源极与第九nmos管mn9的漏极连接，第九nmos管mn9的栅极连接内嵌放大器，第九nmos管mn9的源极接地。

进一步地，如图2所示，内嵌放大器包括：第五pmos管mp5、第六pmos管mp6、第一电容c1、第三nmos管mn3、第四nmos管mn4、第五nmos管mn5和第六nmos管mn6。

第五pmos管mp5的源极和第六pmos管mp6的源极与第八pmos管mp8的漏极连接，第五pmos管mp5的漏极与第七nmos管mn7的栅极和第三nmos管mn3的漏极连接，第五pmos管mp5的漏极还通过第一电容c1连接第七nmos管mn7的漏极；第五pmos管mp5的栅极连接第一pmos管mp1的漏极，第六pmos管mp6的栅极连接第一pmos管mp1的栅极和第二pmos管mp2的栅极的连接端；第六pmos管mp6的漏极连接内嵌电阻的第一端，第六pmos管mp6的漏极还连接第八nmos管mn8的栅极、第三nmos管mn3的栅极和第四nmos和的栅极的连接端；内嵌电阻的第二端连接第四nmos管mn4的漏极，第四nmos管mn4的漏极连接第六nmos管mn6的漏极，第六nmos管mn6的源极和第五nmos管mn5的源极接地；第五nmos管mn5的栅极和第六nmos管mn6的栅极连接并连接至第九nmos管mn9的栅极和第四nmos管mn4的漏极，第五nmos管mn5的漏极连接第三nmos管mn3的源极连接，第三nmos管mn3的栅极和第四nmos管mn4的栅极连接。

由图2可知，带隙基准电路20置于内部校准电压vreg(即第八pmos管mp8)下工作，通过高增益的反馈回路保证第一pmos管mp1的漏极电位和第二pmos管mp2的栅极电位相同，并以此来调节vreg(即第八pmos管mp8的漏极电压)，使其基本不随电源电压变化而变化，最终使工作在内部电压下的带隙基准电路20具有较高的电源抑制比。

具体的，本实施例的电源纹波抑制电路10的抑制原理如下：假设外部输入电源电压vdd的变化(设升高)引起第八pmos管mp8的漏电压(即vreg)升高，使流经第一三极管q1、第二三极管q2的电流及第一pmos管mp1的漏极电位、第二pmos管mp2的栅极电位相对值产生变化。第一pmos管mp1的漏极电位和第二pmos管mp2的栅极电位的变化量经过第五pmos管mp5、第六pmos管mp6、第三nmos管mn3、第四nmos管mn4、第五nmos管mn5和第六nmos管mn6构成的内嵌放大器放大，使第七nmos管mn7的栅极电位升高，最终由第七nmos管mn7产生的反馈电流使第八pmos管mp8的漏极电压降低，保持为所需要的正确电压。其中，内嵌放大器为一个二极放大器，第三nmos管mn3、第四nmos管mn4、第五nmos管mn5和第六nmos管mn6形成共栅cascode的级联结构，使得内嵌放大器增益具有非常高的开环增益。第一电容c1作为米勒补偿电容，使得内嵌放大器具有高稳定性。通过内部高增益的反馈机制，电路能够确保第一pmos管mp1和第二pmos管mp2的栅漏电压稳定且相等，以使vreg电压可以保持稳定而不随外部输入电源电压(vdd)的变化而变化。

另外，本实施例中，反馈机制保证第一三极管q1和第二三极管q2的电流相对变化较小，输出的vref的直流电流为第三pmos管mp3与第二pmos管mp2形成的电流镜镜像，因此，vref支路电流能够保持稳定，vref输出对电源vdd变化的具有很高的抑制能力。

本实施例中，软启动电路30包括：与外部输入电源电压连接、给软启动电路30提供偏置的偏置电路。

进一步地，软启动电路30还包括：第九pmos管mp9、第十pmos管mp10和第十一pmos管mp11。

第九pmos管mp9的源极、第十pmos管mp10的源极和第十一pmos管mp11的源极连接外部输入电源电压，第十一pmos管mp11的栅极连接第三pmos管mp3的栅极，第十一pmos管mp11的漏极连接第十pmos管mp10的漏极；第九pmos管mp9的漏极与第一nmos管mn1的漏极和第一nmos管mn1的栅极与第二nmos管mn2的栅极的连接端连接，第九pmos管mp9的栅极与第十pmos管mp10的栅极连接，且第十pmos管mp10的栅极与其漏极连接，第十pmos管mp10的漏极与偏置电路连接。

本实施例中，偏置电路包括：第十二pmos管mp12、第十三pmos管mp13、第十四pmos管mp14、第十五pmos管mp15、第十nmos管mn10和第十一nmos管mn11。

第十二pmos管mp12、第十三pmos管mp13、第十四pmos管mp14、第十五pmos管mp15依次倒比串联连接，且第十二pmos管mp12的源极连接外部输入电源电压、第十五pmos管mp15的漏极与第十一nmos管mn11的漏极连接，第十一nmos管mn11的漏极与其栅极短接；第十nmos管mn10的源极和第十一nmos管mn11的源极共同接地，第十nmos管mn10的栅极和第十一nmos管mn11的栅极连接。

本实施例的软启动电路30的主要作用是将带隙基准电路20从零电流工作点状态转换到电路的正常工作点状态，避免电路上电后进入零状态的稳态而无法实现电路启动。

进一步地，偏置电路给软启动电路30提供偏置，其中，第十二pmos管mp12、第十三pmos管mp13、第十四pmos管mp14、第十五pmos管mp15由四个倒比管串联以获得很大的电阻，进而使电路具有极低的静态电流。

具体的，软启动电路30的工作原理为：稳压电路上电时，若稳压电路不能正常工作，则整个偏置电路产生零电流，这时，导致第一nmos管mn1和第二nmos管mn2的栅极电压很低，而第一pmos管mp1和第二pmos管mp2的栅极电压很高，因此，软启动电路30中的第十一pmos管mp11截止。而电路上电时，第九pmos管mp9与第十pmos管mp10组成的电流镜会通过软启动电路30的自身偏置电路开始工作，从而引起第一nmos管mn1和第二nmos管mn2工作，因此带隙基准电路20启动工作。同时，第一pmos管mp1和第二pmos管mp2的栅极电压下降，致使第十一pmos管mp11导通，通过电路的设计，第十一pmos管mp11导致使得可以流经第九pmos管mp9和第十pmos管mp10的电流几乎为零，从而关断软启动电路30。软启动电路30的偏置电路中，由于串联多个二极管连接的倒比管，其自身的电流极小(为纳安级)。因此，正常启动后的软启动电路30功耗极小，而带隙基准电路20中的电流可以是微安级别，因此，整个稳压电路的功耗可以达到微瓦级别。

在其他一些实施例中，本发明实施例可以采用高压mos管实现，也可以更改内部反馈控制中内嵌放大器的结构，比如采用内部ota放大器实现内部反馈控制。另外带隙基准电路20中，可以采用传统的共栅级联pmos管代替图2中的第一pmos管mp1和第二pmos管mp2。同样带隙基准电路20中的第一nmos管mn1和第一nmos管mn1，也可以采用传统的共栅级联nmos管替代。而软启动电路30可以采用其他形式的变更，实现电路启动。基于这样的化设计同样可以实现本发明设计的提升电源电压纹波抑制的效果和性能。

需要说明的是，本发明为基于较低的电压和频率设计，但是其架构和设计原理适用于应用在其他应用场景下的电压基准电路设计，如高压电源芯片以及高频电路电源芯片。

本发明电路结构简单，能够提供对温漂和电源电压纹波的高抑制能力的基准电压，同时具有低电路功耗和小尺寸的芯片面积。基于内部高增益反馈机制的电源纹波抑制电路10，可以获得较强电源纹波抑制能力。另外，本发明的带隙基准电路20可以在低于1.8v，甚至1.5v的电压下正常工作，工作电压范围内。而且，电路采用低的偏置电流，在实现较高的性能同时具有低的静态功耗；电路元器件少、尺寸小，易于实现在标准cmos工艺和高压cmos工艺下的单片集成。

以上实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据此实施，并不能限制本发明的保护范围。凡跟本发明权利要求范围所做的均等变化与修饰，均应属于本发明权利要求的涵盖范围。