1.一种用于半导体集成电路的基准电流源（100），包括：
电压源（ps），被配置为在第一电源端子（pt1）与第二电源端子（pt2）之间提供基准电压（vref）；
运算放大器（amp），包括同相输入端（in+）、反相输入端（in-）以及输出端（out），所述运算放大器（amp）的同相输入端（in+）被耦合至所述第二电源端子（pt2）；
反馈晶体管（mp0；mn0），所述反馈晶体管（mp0；mn0）的栅极（g）被耦合至所述运算放大器（amp）的输出端（out），所述反馈晶体管（mp0；mn0）的源极（s）被耦合至所述运算放大器（amp）的反相输入端（in-），并且所述反馈晶体管（mp0；mn0）的漏极（d）被配置用于提供基准电流（is）；
开关电容电路（200），包括第一电容器（c0）、第一开关（s1）和第二开关（s2），所述第一电容器（c0）和所述第二开关（s2）串联连接在所述第一电源端子（pt1）与所述运算放大器（amp）的反相输入端（in-）之间，所述第一开关（s1）与所述第一电容器（c0）并联连接；以及
非交叠时钟控制模块（noc），被配置为基于晶振时钟信号（cryosc）产生用于控制所述第一开关（s1）的第一时钟信号（k1）和用于控制所述第二开关（s2）的第二时钟信号（k2），其中所述第一时钟信号（k1）与所述第二时钟信号（k2）不交叠，使得所述第一开关（s1）和所述第二开关（s2）交替导通。
2.根据权利要求1所述的用于半导体集成电路的基准电流源（100），其中所述非交叠时钟控制模块（noc）包括第一与门（and1）、第二与门（and2）、第一反相器（inv1）、第二反相器（inv2）以及第三反相器（inv3），其中，
所述第一与门（and1）的一个输入端接收所述晶振时钟信号（cryosc），所述第一与门（and1）的另一个输入端被耦合至所述第一反相器（inv1）的输出端，并且所述第一与门（and1）的输出端被配置为提供所述第一时钟信号（k1）以控制所述第一开关（s1）的通断；
所述第一反相器（inv1）的输入端被耦合至所述第二与门（and2）的输出端；
所述第二反相器（inv2）的输入端被耦合至所述第一与门（and1）的输出端；
所述第三反相器（inv3）的输入端接收所述晶振时钟信号（cryosc）；并且
所述第二与门（and2）的一个输入端被耦合至所述第二反相器（inv2）的输出端，所述第二与门（and2）的另一个输入端被耦合至所述第三反相器（inv3）的输出端，并且所述第二与门（and2）的输出端被配置为提供所述第二时钟信号（k2）以控制所述第二开关（s2）的通断。
3.根据权利要求1所述的用于半导体集成电路的基准电流源（100），其中所述非交叠时钟控制模块（noc）包括第一或门（or1）、第二或门（or2）、第一反相器（inv1）、第二反相器（inv2）以及第三反相器（inv3），其中，
所述第一或门（or1）的一个输入端接收所述晶振时钟信号（cryosc），所述第一或门（or1）的另一个输入端被耦合至所述第一反相器（inv1）的输出端，并且所述第一或门（or1）的输出端被配置为提供所述第一时钟信号（k1）以控制所述第一开关（s1）的通断；
所述第一反相器（inv1）的输入端被耦合至所述第二或门（or2）的输出端；
所述第二反相器（inv2）的输入端被耦合至所述第一或门（or1）的输出端；
所述第三反相器（inv3）的输入端接收所述晶振时钟信号（cryosc）；并且
所述第二或门（or2）的一个输入端被耦合至所述第二反相器（inv2）的输出端，所述第二或门（or2）的另一个输入端被耦合至所述第三反相器（inv3）的输出端，并且所述第二或门（or2）的输出端被配置为提供所述第二时钟信号（k2）以控制所述第二开关（s2）的通断。
4.根据权利要求1所述的用于半导体集成电路的基准电流源（100），还包括：
第二电容器（c1），被耦合在所述第一电源端子（pt1）与所述运算放大器（amp）的反相输入端（in-）之间，并且被配置为减小所述运算放大器（amp）的反相输入端（in-）处的电压（vc）的跳动。
5.根据权利要求1所述的用于半导体集成电路的基准电流源（100），还包括：
第三电容器（c2），被耦合在所述第一电源端子（pt1）与所述运算放大器（amp）的输出端（out）之间，并且被配置为对所述运算放大器（amp）的输出电压进行滤波。
6.根据权利要求1所述的用于半导体集成电路的基准电流源（100），其中所述运算放大器（amp）是斩波运算放大器。
7.根据权利要求6所述的用于半导体集成电路的基准电流源（100），其中所述晶振时钟信号（cryosc）的频率（fc）是所述运算放大器（amp）的斩波频率（fp）的正偶数倍。
8.根据权利要求1至7中的任一项所述的用于半导体集成电路的基准电流源（100），其中所述基准电流源（100）是拉电流输出型电流源，
其中所述第一电源端子（pt1）是所述电压源（ps）的正输出端子，并且所述第二电源端子（pt2）是所述电压源（ps）的负输出端子，以及
其中所述反馈晶体管（mp0；mn0）是pmos晶体管。
9.根据权利要求1至7中的任一项所述的用于半导体集成电路的基准电流源（100），其中所述基准电流源（100）是灌电流输入型电流源，
其中所述第一电源端子（pt1）是所述电压源（ps）的负输出端子，并且所述第二电源端子（pt2）是所述电压源（ps）的正输出端子，以及
其中所述反馈晶体管（mp0；mn0）是nmos晶体管。
10.一种半导体集成电路（300），包括根据权利要求1至9中的任一项所述的用于半导体集成电路的基准电流源（100）。
11.根据权利要求10所述的半导体集成电路（300），其中所述半导体集成电路（300）被形成为数模转换器（dac），并且所述半导体集成电路（300）还包括：
调制电路（400），被耦合至所述基准电流源（100），并且被配置为根据数字输入对所述基准电流（is）进行调制以产生经调制的电流（ism）；
滤波电路（500），被耦合至所述调制电路（400），并且被配置为对所述经调制的电流（ism）进行滤波以产生经滤波的电流（ida）；以及
放大电路（600），被耦合至所述滤波电路（500），并且被配置为对所述经滤波的电流（ida）进行放大以产生所需的电流（il）。
12.根据权利要求11所述的半导体集成电路（300），其中所述调制电路（400）包括：
数字脉冲生成器（401），被配置为生成交叠的第一数字脉冲（d1）和第二数字脉冲（d2）；
第三开关（s3），被耦合在所述反馈晶体管（mp0；mn0）的漏极（d）与所述滤波电路（500）之间，其中所述第三开关（s3）的通断由所述第一数字脉冲（d1）控制；以及
第四开关（s4），被耦合在所述反馈晶体管（mp0；mn0）的漏极（d）与地（gnd）之间，其中所述第四开关（s4）的通断由所述第二数字脉冲（d2）控制。
13.根据权利要求12所述的半导体集成电路（300），其中所述数字脉冲生成器（401）包括∑-△调制器或脉冲密度调制器。
14.根据权利要求12所述的半导体集成电路（300），其中所述滤波电路（500）包括：
第一电阻器（r1）和第四电容器（c3），串联连接在所述第三开关（s3）与地（gnd）之间，并且所述第一电阻器（r1）与所述第四电容器（c3）之间的第一节点（n1）被耦合至所述放大电路（600）。
15.根据权利要求14所述的半导体集成电路（300），其中所述放大电路（600）包括：
第二电阻器（r2）和第三电阻器（r3），串联连接在所述第一节点（n1）与所述半导体集成电路（300）的输出节点（out2）之间；
电流放大器（ca），包括正输入端、负输入端和输出端，所述电流放大器（ca）的正输入端被耦合至位于第二电阻器（r2）和第三电阻器（r3）之间的第二节点（n2）；
第二反馈晶体管（mn2），所述第二反馈晶体管（mn2）的栅极（g）被耦合至所述电流放大器（ca）的输出端，所述第二反馈晶体管（mn2）的漏极（d）被耦合至电源电压（vdd），所述第二反馈晶体管（mn2）的源极（s）被耦合至所述电流放大器（ca）的负输入端并且一起被耦合至地（gnd）；以及
第四电阻器（r4），被耦合在所述第二反馈晶体管（mn2）的源极（s）与所述半导体集成电路（300）的输出节点（out2）之间。