带隙基准电压源电路及电子装置的制作方法

1.本技术涉及电子技术领域，尤其涉及一种带隙基准电压源电路及电子装置。


背景技术：

2.参考电压源一般用于为其它电路提供稳定的基准电压，且其所提供的电压基准值受工艺、温度和电源的变化影响很小。因此，参考电压源在芯片电路设计中起到非常重要的作用。常见的参考电压源例如为带隙基准电压源。在输出电压比较高的电源应用中，例如2.5v或1.8v的输出电压的应用中，此时带隙基准电压通常为1.2v。随着电源电压的低电压应用，带隙基准电压源电路也在不断的改进中，以能够产生更低功耗和更低电压值的带隙基准电压(或称参考电压，下文相同)，例如1v以下的带隙基准电压。在实际产业应用中，为了提高产品的良率，带隙基准电压需要具有灵活可调的范围。
3.然而，实际上，由于受到电子元器件的工艺参数限制，因此无法灵活地调节现有低压带隙基准电压范围。
4.有鉴于此，如何实现能够实现灵活调节带隙基准电压范围成为了相关研究者或开发人员的重要研究项目。


技术实现要素：

5.本技术实施例提供一种带隙基准电压源电路及电子装置。所述带隙基准电压源电路能够实现在一定范围内调整带隙基准电压的大小，从而增强了带隙基准电压源电路的设计灵活性。与此同时，基于带隙基准电压的范围比较大，量产带隙基准电压源电路时输出电压的可调整范围也相应较大，从而提高电路的良率。此外，所述带隙基准电压源电路的输出支路的支路电流比较大，能够提高抗噪音性能。再者，设置于输出支路中的多个选择开关采用nmos管，可以简化电路和连接。本技术采用该电路的电子装置亦是如此。
6.根据本技术的第一方面，本技术提供了一种带隙基准电压源电路，其包括：参考电流产生模块，用以输出一与温度正相关的参考电流；第一电阻；晶体管，所述晶体管的第一极通过所述第一电阻连接所述参考电流产生模块的输出节点；以及第二电阻，所述第二电阻的第一端连接所述晶体管的控制极，所述第二电阻的第二端和所述晶体管的第二极连接公共电位。
7.在基于上述技术方案的基础上，还可以做进一步的改进。
8.可选地，所述第二电阻的第二端和所述晶体管的第二极接地。
9.可选地，所述第二电阻为可调电阻。
10.可选地，所述晶体管为pmos管。
11.可选地，所述晶体管是pnp三极管，所述晶体管的第一极为发射极，所述晶体管的第二极为集电极。
12.可选地，所述第二电阻包括多个第二子电阻以及旁路路径，所述多个第二子电阻串联在所述晶体管的控制极和第二极之间，所述旁路路径基于选择信号旁路所述多个第二
子电阻的至少之一。
13.可选地，所述旁路路径包括受选择信号控制的多个旁路开关，每一所述旁路开关的第一端连接对应所述第二子电阻的第一端，每一所述旁路开关的第二端连接对应所述第二子电阻的第二端。
14.可选地，所述旁路路径包括受选择信号控制的多个旁路开关，每一所述第二子电阻具有靠近所述晶体管的控制极的第一端和靠近所述晶体管的第二极的第二端，每一所述旁路开关的第一端连接所述晶体管的第二极，每一所述旁路开关的第二端连接对应第二子电阻的第一端。
15.可选地，所述旁路路径包括受选择信号控制的多个旁路开关，每一所述第二子电阻具有靠近所述晶体管的控制极的第一端和靠近所述晶体管的第二极的第二端，每一所述旁路开关的第一端连接所述晶体管的控制极，每一所述旁路开关的第二端连接对应第二子电阻的第二端。
16.可选地，所述旁路开关为mos管开关。
17.可选地，所述带隙基准电压源电路还包括第三电阻，所述第三电阻的第一端连接参考电流产生模块的输出节点，所述第三电阻的第二端连接所述晶体管的控制极。
18.可选地，所述带隙基准电压源电路还包括串联在参考电流产生模块的输出节点和所述晶体管的控制极之间的多个第三子电阻，每一所述第三子电阻包括靠近参考电流产生模块的输出节点的第一端和靠近晶体管的控制极的第二端。
19.可选地，所述带隙基准电压源电路还包括多个选择开关，每一所述选择开关的第一端连接对应第三子电阻的第一端，每一所述选择开关的第二端连接公共节点，其中公共节点为第二电阻与靠近所述晶体管控制极的第三子电阻之间的连接节点。
20.可选地，所述参考电流产生模块包括成比例于绝对温度电流产生电路。
21.可选地，所述成比例于绝对温度电流产生电路包括工作在亚阈值区的晶体管。
22.根据本技术的第二方面，本技术还提供了一种带隙基准电压源电路，其包括：成比例于绝对温度电流产生电路；第一支路；以及第二支路，所述第一支路和第二支路并联在所述成比例于绝对温度电流产生电路的输出节点和地之间，所述第一支路包括第一电阻和用于提供与绝对温度互补电压的晶体管，所述第一电阻的第一端连接所述成比例于绝对温度电流产生电路的输出节点，所述第一电阻的第二端连接所述晶体管的第一极，所述晶体管的第二极接地，所述第二支路包括串联在所述成比例于绝对温度电流产生电路的输出节点和地之间的第二电阻和第三电阻，所述晶体管的控制极连接所述第二电阻和第三电阻的公共节点。
23.可选地，所述第二电阻为可调电阻。
24.根据本技术的第三方面，本技术还提供了一种电子装置，所述电子装置包括上述带隙基准电压源电路。
25.可选地，所述电子装置是非易失性存储器。
26.本技术所述带隙基准电压源电路能够实现带隙基准电压不受限于工艺、温度等变化影响，且在一定范围内可任意调整带隙基准电压的范围大小，从而增强了带隙基准电压源电路的设计灵活性。且，基于带隙基准电压的范围比较大，量产带隙基准电压源电路时输出电压的可调整范围也相应较大，从而提高电路的良率。此外，所述带隙基准电压源电路的
输出支路的支路电流比较大，能够提高抗噪声性能。再者，设置于输出支路中的多个选择开关采用nmos管，可以简化电路和连接。本技术采用该电路的电子装置亦是如此。
附图说明
27.下面结合附图，通过对本技术的具体实施方式详细描述，将使本技术的技术方案及其它有益效果显而易见。
28.图1为本技术一实施例中的带隙基准电压源电路的结构示意图。
29.图2a为本技术另一实施例中的带隙基准电压源电路的一结构示意图。
30.图2b为本技术另一实施例中的带隙基准电压源电路的另一结构示意图。
31.图2c为本技术另一实施例中的带隙基准电压源电路的又一结构示意图。
32.图3为本技术又一实施例中的带隙基准电压源电路的结构示意图。
33.图4为图1所示的参考电流产生模块的另一实施例的结构示意图。
34.图5为图1所示的参考电流产生模块的又一实施例的结构示意图。
35.图6为本技术所述实施例中的带隙基准电压源电路的效果示意图。
36.图7为本技术所述实施例中的带隙基准电压源电路的效果示意图。
37.图8为本技术一实施例中的电子装置的结构示意图。
具体实施方式
38.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
39.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
40.下文的公开提供了许多不同的实施方式或例子用来实现本技术的不同结构。为了简化本技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
41.本技术提供了一种带隙基准电压源电路，其包括：参考电流产生模块，用以输出一与温度正相关的参考电流；第一电阻；晶体管，所述晶体管的第一极通过所述第一电阻连接所述参考电流产生模块的输出节点，所述晶体管的第二极接地；以及第二电阻，所述第二电阻的第一端连接所述晶体管的控制极，所述第二电阻的第二端连接所述晶体管的第二极。其中，第一电阻和晶体管可构成第一支路，第二电阻可构成第二支路(或称输出支路，下文相同)。在一些实施例中，通过合理设计第一支路中的第一电阻和晶体管与第二支路中的第
二电阻的连接关系，以实现通过改变第二电阻的阻值而相应地调整带隙基准电压的大小，且不影响带隙基准电压的温度系数，从而使得带隙基准电压的设定具有极大的灵活性。此外，可以通过将第二电阻改进设计为多个第二子电阻和多个旁路开关的配合使用，以调整第二支路的支路电流为一较大电流值，从而具有较好的抗噪声性能。此外，通过在第二支路中设置多个第三子电阻及多个选择开关，以修调(trim)第二支路的输出电压，即使由于工艺有偏差原因可能会导致带隙基准电压偏离预定值，但也能通过执行修调操作而使得与带隙基准电压相关的输出电压达到设计目标值。再者，执行修调操作的选择开关可以采用nmos管，从而简化电路和连接。
42.本技术一实施例中提供了一种带隙基准电压源电路，其包括：参考电流产生模块、第一电阻、晶体管和第二电阻。其中，参考电流产生模块用以输出一与温度正相关的参考电流。第一电阻与晶体管串联设置，并构成一第一支路。所述第一电阻的第一端连接至所述参考电流产生模块的输出节点，所述第一电阻的第二端连接至晶体管的第一极。所述晶体管的第二极和控制极接地。所述第二电阻的第一端连接所述晶体管的控制极，所述第二电阻的第二端连接所述晶体管的第二极。
43.具体地，在本实施例中，所述晶体管可以为pnp三极管。亦即，所述晶体管的第一极为发射极，所述晶体管的第二极为集电极。当然，在其他部分实施例中，所述晶体管可以采用其他类型晶体管，如下文所述的pmos管等，不限于此。
44.进一步，在本实施例中，所述第二电阻可以通过一第三电阻连接至参考电流产生模块的输出节点。亦即，所述第三电阻的第一端连接至所述参考电流产生模块的输出节点，所述第三电阻的第二端连接至第二电阻的第一端。所述第二电阻的第二端连接至所述晶体管的第二极(此处为集电极)。其中，第二电阻和第三电阻构成一第二支路。第二支路的支路电阻(即等效电阻)的阻值等于第二电阻的阻值和第三电阻的阻值之和。
45.由于参考电流产生模块中的成比例于绝对温度电流产生电路产生一与温度正相关(即正温度系数)的参考电流，而与参考电流产生模块输出节点相连的第一支路中的晶体管可以产生具有与正温度系数互补的电压，因此，本技术所述带隙基准电压源电路能够产生零温度系数的带隙基准电压(或称参考电压，下文相同)。该带隙基准电压等于第一电阻所产生的电压和晶体管所产生的电压之和。
46.进一步，通过利用第三电阻的不同抽头，能够产生与带隙基准电压相关联且具有一定可调范围的输出电压。
47.经研究发现，在本实施例的带隙基准电压源电路中，第二支路的输出电压具有一定的可调范围。但是第二支路中的支路电阻的阻值非常大，例如为3兆欧姆以上，这样会占用电路版图的较大面积。而且，第二支路中的支路电流的电流值非常小，例如为小于0.2μa，大约为参考电流(此处为0.8μa)的比例的四分之一，这样容易受到电路噪声干扰。为了增大第二支路的支路电流的电流值，若将第二支路的支路电阻减小至1兆欧姆左右，则能够保证第二支路的支路电流的电流值比较大，大约超过参考电流的一半，但是此时输出电压为0.51v。考虑到第一支路中的晶体管的工艺偏差，若输出电压的电压值太小，则在实际电流中使用会受到限制，进而不便于后继电路的使用。
48.因此，在上文所述的带隙基准电压源电路的基础上，进一步对其进行改进，并提供如下文所述的带隙基准电压源电路。
49.参考图1所示，在本技术的一实施例中，所述带隙基准电压源电路100包括：具有成比例于绝对温度(proportional to absolute temperature,简称ptat，下文相同)电流产生电路的参考电流产生模块110、第一支路120和第二支路130。具体地，所述带隙基准电压源电路100包括：ptat电流产生电路、第一支路120和第二支路130。其中，第一支路120和第二支路130并联在ptat电流产生电路的输出节点a和地gnd之间，第一支路120包括串联的第一电阻r1和用于提供与绝对温度互补电压的晶体管p4。所述第一电阻r1的第一端连接ptat电流产生电路的输出节点a，第一电阻r1的第二端连接晶体管p4的第一极。亦即，所述晶体管p4的第一极通过所述第一电阻r1连接ptat电流产生电路的输出节点a。此外，所述晶体管p4的第二极接地gnd。在本实施例中，所述晶体管p4为pmos晶体管，即晶体管p4的源极和衬底端连接至第一电阻r1的第二端，晶体管p4的漏极接地，晶体管p4的栅极连接至下文所述的第二电阻r2的第一端。晶体管p4工作在饱和区。在其他实施例中，晶体管p4可以是pnp三极管，流经第二支路的支路电流大于流经第一支路的支路电流，pnp三极管的放大倍数(β)足够大，基极电流远小于第二支路的支路电流。
50.继续参阅图1，所述第二支路130包括串联在所述参考电流产生模块110的输出节点a和地gnd之间的第二电阻r2和第三电阻r3，所述晶体管p4的控制极连接所述第二电阻r2和第三电阻r3的公共节点b。具体地，所述第二电阻r2的第一端分别连接所述晶体管p4的控制极和第三电阻r3，所述第二电阻r2的第二端连接所述晶体管p4的第二极。所述晶体管p4的第二极接地，因此，所述第二电阻r2的第二端也接地。第二支路130的支路电阻rt(即等效电阻)的阻值等于第二电阻r2的阻值和第三电阻r3的阻值之和。
51.参照图1，第一电阻r1的第一端的电压vbgh等于第一电阻r1上的电压，晶体管p4的源极-栅极电压以及晶体管p4的栅极-漏极电压的和。晶体管p4的源极-栅极电压具有负温度系数。在本实施例中，第二电阻r2为可调电阻。当调节第二电阻r2时，晶体管p4的栅极和漏极之间的电压也相应地改变，进而改变电压vbgh。
52.优选地，第二电阻r2包括多个第二子电阻(r2a,r2b,r2c等)和旁路路径131。所述多个第二子电阻(r2a,r2b,r2c等)串联在所述晶体管p4的控制极(此处为栅极)和第二极(此处为漏极)之间，所述旁路路径131基于选择信号旁路所述多个第二子电阻(r2a,r2b,r2c等)的至少之一。
53.结合图2a所示，在部分实施例中，所述旁路路径131包括受选择信号控制的多个旁路开关(s1,s2
…
sn)。每一所述旁路开关(s1,s2
…
sn)的第一端连接对应所述第二子电阻的第一端，每一所述旁路开关(s1,s2
…
sn)的第二端连接对应所述第二子电阻的第二端。
54.结合图2b所示，在部分实施例中，所述旁路路径131包括受选择信号控制的多个旁路开关(s1,s2
…
sn)，每一所述第二子电阻(r2a,r2b,r2c等)具有靠近所述晶体管p4的控制极的第一端和靠近所述晶体管p4的第二极的第二端，每一所述旁路开关(s1,s2
…
sn)的第一端连接所述晶体管p4的第二极，每一所述旁路开关(s1,s2
…
sn)的第二端连接对应第二子电阻(r2a,r2b,r2c等)的第一端。
55.结合图2c所示，在其他部分实施例中，所述旁路路径131包括受选择信号控制的多个旁路开关(s1,s2
…
sn)，每一所述第二子电阻(r2a,r2b,r2c等)具有靠近所述晶体管p4的控制极的第一端和靠近所述晶体管p4的第二极的第二端，每一所述旁路开关(s1,s2
…
sn)的第一端连接所述晶体管p4的控制极，每一所述旁路开关(s1,s2
…
sn)的第二端连接对应
第二子电阻(r2a,r2b,r2c等)的第二端。
56.如图2a、图2b、图2c所示，示出了旁路路径131的不同配置方式。进一步，在上述实施例中，所述旁路开关(s1,s2
…
sn)可以为mos管开关，其等效电阻的阻值对于第二支路130所对应的支路电阻rt(或称等效电阻)的阻值几乎无影响。当然，在其他部分实施例中，所述旁路开关(s1,s2
…
sn)也可以采用阻值极低的其他开关，以避免影响第二支路130所对应的支路电阻rt的阻值。
57.相较于上文所述的第一支路120中的晶体管采用pnp三极管，在本实施例中，所述晶体管p4采用pmos管，考虑到pmos晶体管的源极和栅极之间的电压具有负温度系数，因此，可以获得与温度无关的输出电压vbgh，并且，vbgh可以通过第二电阻调节。
58.继续参阅1所示，在该实施例中，所述ptat电流产生电路可以产生成比例于绝对温度(proportional to absolute temperature,简称ptat)的电流。该电路包括一第一p型电流镜和一第一n型电流镜；所述第一p型电流镜的第一端连接一电源端vdd，所述第一p型电流镜的第二端连接所述第一n型电流镜的第一端；所述第一n型电流镜的第二端接地。进一步，所述第一p型电流镜包括一第一pmos管p1、一第二pmos管p2和一第三pmos管p3；所述第一n型电流镜包括一第一nmos管n1和一第二nmos管n2；该ptat电路还包括一参考电阻rref；其中所述参考电阻rref的一端连接所述第二nmos管n2的源极，所述参考电阻rref的另一端接地；所述第一nmos管n1的漏极分别连接所述第一pmos管p1的漏极、所述第一nmos管n1的栅极和所述第二nmos管n2的栅极；所述第二nmos管n2的漏极分别连接所述第一pmos管p1的栅极、所述第二pmos管p2的栅极、所述第二pmos管p2的漏极和所述第三pmos管p3的栅极；所述第三pmos管p3的漏极连接成比例于绝对温度电流产生(ptat)电路的输出节点a。在一些实施例中，所述带隙基准电压源电路还包括启动(startup)电路，所述启动电路用于产生节点pb的初始电压以及节点nb的初始电压。需说明的是，ptat电流产生电路的输出节点a作为参考电流产生模块110的输出节点。
59.当然，所述ptat电流产生电路的形式不仅限于如图1所示的形式，也可以采用其他形式，只要其能够产生正温度系数的电流。在其他部分实施例中，第一pmos管p1和第二pmos管p2可以采用cascode结构，以改善沟长调整的影响，参阅图4所示。或者，在其他部分实施例中，成比例于绝对温度的电流是通过pmos管产生，而第一nmos管n1和第二nmos管n2采用cascode结构，参阅图5所示。
60.具体地，参阅图4，所述ptat电流产生电路140包括第一p型电流镜和第一n型电流镜。其中，所述第一p型电流镜包括3条支路。第一支路包括第一pmos管p1和第五pmos管p5，第二支路包括第二pmos管p2和第六pmos管p6，第三支路包括第三pmos管p3和第七pmos管p7。第一pmos管p1，第二pmos管p2和第三pmos管p3的源极连接电源端vdd，第一pmos管p1，第二pmos管p2和第三pmos管p3的栅极连接公共节点pb1。第五pmos管p5的源极连接第一pmos管p1的漏极，第六pmos管p6的源极连接第二pmos管p2的漏极，第七pmos管p7的源极连接第三pmos管p3的漏极，第五pmos管p5，第六pmos管p6和第七pmos管p7的栅极连接公共节点pb2。所述第一n型电流镜包括一第一nmos管n1，一第二nmos管n2以及一参考电阻rref。第一nmos管n1的漏极连接第五pmos管p5的漏极，第二nmos管n2的漏极连接第六第五pmos管p6的漏极。第一nmos管n1的栅极，第二nmos管n2的栅极，第二nmos管n2的漏极连接公共节点nb。第一nmos管n1的源极接地。所述参考电阻rref的一端连接所述第二nmos管n2的源极，所述
参考电阻rref的另一端接地。所述第七pmos管p7的漏极连接所述ptat电流产生电路140的输出节点a。
61.另外，如图4所示，具有ptat电流产生电路140的参考电流产生模块110还包括一自偏置电压产生电路150。ptat电流产生电路140与自偏置电压产生电路150连接。具体地，所述自偏置电压产生电路150的第一输出端分别连接所述第一pmos管p1的栅极、所述第二pmos管p2的栅极和所述第三pmos管p3的栅极；所述自偏置电压产生电路150的第二输出端分别连接所述第五pmos管p5的栅极、所述第六pmos管p6的栅极和所述第七pmos管p7的栅极；所述自偏置电压产生电路150的输入端分别连接所述第一nmos管n1的漏极和所述第五pmos管p5的漏极。其中，自偏置电压产生电路150用于获得第一nmos管n1的漏极电压，并分别输出第一偏置电源电压pb1和第二偏置电源电压pb2。此外，偏置电压nb作用于第一nmos管n1的栅极和第二nmos管n2的栅极之间的连接点。
62.具体地，参阅图5，所述ptat电流产生电路140包括：第一pmos管p1、第二pmos管p2、第三pmos管p3、第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4以及参考电阻rref。其中，第一pmos管p1的源极分别连接电源端vdd、参考电阻rref的一端、第三pmos管的源极，第一pmos管的栅极分别连接第二pmos管p2的栅极、第二pmos管p2的漏极和第四nmos管n4的漏极，第一pmos管p1的漏极连接第三nmos管漏极。第三nmos管n3的栅极连接第四nmos管n4的栅极，第三nmos管n3的源极连接第一nmos管n1的漏极。第一nmos管n1的栅极连接第二nmos管n2的栅极，第一nmos管n1的源极接地。参考电阻rref的一端连接电源端vdd，参考电阻rref的另一端连接第二pmos管p2的源极。第二pmos管p2的栅极分别连接第二pmos管p2的漏极和第四nmos管n4的漏极，第二pmos管p2的漏极连接第四nmos管n4的漏极。第四nmos管n4的源极连接第二nmos管n2的漏极。第二nmos管n2的源极接地。第三pmos管p3的源极连接电源端vdd。所述第三pmos管p3的漏极连接所述ptat电流产生电路140的输出节点a。
63.另外，如图5所示，具有ptat电流产生电路140的参考电流产生模块110还包括一自偏置电压产生电路150。ptat电流产生电路140与自偏置电压产生电路150连接。具体地，所述自偏置电压产生电路150的第一输出端分别连接所述第三nmos管n3的栅极、所述第四nmos管n4的栅极和所述第三pmos管p3的栅极；所述自偏置电压产生电路150的第二输出端分别连接所述第一nmos管n1的栅极和所述第二nmos管n2的栅极；所述自偏置电压产生电路150的输入端分别连接所述第一pmos管p1的漏极和所述第三nmos管n3的漏极。其中，自偏置电压产生电路150用于根据第一pmos管p1的源极电压以调整偏置电压nb和第三pmos管p3的栅极电压。此外，偏置电压pb作用于第一pmos管p1的栅极和第二pmos管p2的栅极之间的连接点。
64.继续参阅图1，在该实施例中，所述ptat电流产生电路包括第一p型电流镜，该第一p型电流镜包括第一pmos管p1、第二pmos管p2和第三pmos管p3。具体地，由于第一pmos管p1、第二pmos管p2和第三pmos管p3为共栅结构，因此，流经第三pmos管p3的电流与流经第二pmos管p2的电流的比值等于第三pmos管p3的宽长比与第二pmos管p2的宽长比。如果第三pmos管p3的长度，宽度等于第二pmos管p2的长度，宽度，流经第三pmos管p3的电流等于流经第二pmos管p2的电流。
65.所述ptat电流产生电路还包括第一n型电流镜，该第一n型电流镜包括第一nmos管n1和第二nmos管n2。其中第一nmos管n1和第二nmos管n2产生电流i0，该电流i0为pata电流。
因此，通过第一p型电流镜和第一n型电流镜，可以使电流i0复制至第三pmos管p3。
66.假设当流经第三pmos管p3的电流等于流经第二pmos管p2的电流时，第一nmos管n1和第二nmos管n2工作在亚阈值区。于是，ptat电流产生电路140的输出节点a上的带隙基准电压vbgh等于晶体管p4的源漏极电压和第一电阻所产生的电压之和。进一步而言，晶体管p4的源漏极电压等于晶体管p4的源栅极电压和晶体管p4的栅漏极电压，而晶体管p4的栅漏极电压等于第二电阻r2所产生的电压。换言之，所述带隙基准电压
67.vbgh＝i1*r1+vgs4+r2*it＝(i0-it)*r1+vgs4+r2*it＝(rt*(i0+vgs4/r1)+
68.rt/r1*vos)/(1+rt/r1),其中vos＝r2/rt*vbgh,vos为第二电阻r2和第三电阻r3的公共节点b的电压，r2为第二电阻，rt为第二支路130的支路电阻(或称等效电阻)，vgs4为晶体管p4的源极和栅极之间的电压，r1为第一电阻，i0＝ηvt/rref*ln(k2/k1)，k2/k1表示第二nmos管和第一nmos管的沟道宽长比例，η为固定数，vt为热电势，具有正温度系数。根据上述带隙基准电压公式可知，通过合理选取公式中相关电阻，可以获得具有零温度系数的带隙基准电压vbgh。而公共节点b的电压vos也与温度无关，其仅为带隙基准电压vbgh的一个比例值(亦即，支路电阻rt与第二电阻r2的比值，即r2/rt)。如上文所述，当通过改变第二电阻r2的阻值时，可以在一定范围内任意改变带隙基准电压vbgh的电压值，且不影响带隙基准电压vbgh的温度系数，使得带隙基准电压vbgh的设定具有极大的灵活性。
69.参阅图1和图3所示，图3为在本技术又一实施例中带隙基准电压源电路的结构示意图。在该实施例中，除了第二支路130中的第三电阻r3的形式不同之外，其余的电路结构与图1所示的电路结构或与图2a至图2c所示的电路结构相同。其中，在该实施例中，第二电阻r2可以采用如图1所示的第二电阻r2的形式或者采用如图2a至图2c所示的第二电阻r2形式。在此，不再详述第二电阻r2的形式。
70.在该实施例中，所述第三电阻r3的第一端连接参考电流产生模块110的输出节点(即ptat电流产生电路的输出节点a)，所述第三电阻r3的第二端连接所述晶体管p4的控制极。当晶体管p4为pmos管时，所述第三电阻r3的第二端连接所述晶体管p4的栅极。
71.优选地，第三电阻r3包括串联在参考电流产生模块110的输出节点和所述晶体管p4的控制极之间的多个第三子电阻(r3a,r3b,r3c等)。每一所述第三子电阻(r3a,r3b,r3c等)包括靠近参考电流产生模块110的输出节点a的第一端和靠近晶体管p4的控制极的第二端。与此同时，所述带隙基准电压源电路100还包括多个选择开关(k1,k2
…
kn)，每一所述选择开关(k1,k2
…
kn)的第一端连接对应第三子电阻(r3a,r3b,r3c等)的第一端，每一所述选择开关(k1,k2
…
kn)的第二端连接公共节点，其中公共节点为第二电阻与靠近所述晶体管控制极的第三子电阻之间的连接节点。因此，通过选择开关(k1,k2
…
kn)的选择，使得多个选择开关(k1,k2
…
kn)中的其中一个选择开关处于闭合状态，进而调节输出电压vbg。即使当参考电流产生模块110的带隙基准电压vbgh由于电路器件的工艺偏差而偏离预定值，但是通过上述多个选择开关，使得输出电压vbg的电压值达到设计目标值。
72.在该实施例中，如图3所示，当第一个选择开关k1为闭合状，且其他选择开关为关断状时，输出电压vbg的电压值等于带隙基准电压vbgh的电压值。当第n个选择开关kn为闭合状，且其他选择开关为关断状时，输出电压vbg的电压值等于第一等效电阻和第二等效电阻的比值与带隙基准电压vbgh的电压值之积所获得的值，其中第一等效电阻为第一个第三子电阻r3a至第n-1个第三子电阻r3(n-1)的总电阻；第二等效电阻为第二电阻r2和第三电
阻r3的总电阻。
73.此外，在图3所示的实施例中，所述选择开关(k1,k2
…
kn)为cmos管开关，能够传递高低电压并提供输出电压vbg。当采用cmos管开关时，每次仅一个cmos管为闭合状，其他cmos管开关为关断状。所述选择开关的类型不限于cmos管开关，也可以为pmos管开关或nmos管开关。当采用pmos管开关或nmos管开关时，仅需单个pmos管或nmos管即可完成选择功能，相较于采用cmos管开关，如此设计可以节省电路版图的面积，而且也简化了连接。
74.此外，在图3所示的实施例中，输出电压vbg的可修调档位数可以根据设计需求而确定，例如为8档或16档。
75.如上文所述，当带隙基准电压源电路100被设计为其包括：参考电流产生模块110、第一电阻r1、晶体管p4和第二电阻r2，其中第一电阻r1和晶体管p4串联设置，所述第一电阻r1的第一端连接至所述参考电流产生模块110的输出节点，所述第一电阻r1的第二端连接至晶体管p4的第一极。所述晶体管p4的第二极和控制极接地，第二电阻r2连接至所述参考电流产生模块110的输出节点和地之间。所述晶体管p4为pmos管时，在这种情况下，输出电压vbg为0.51v,可能会低于一些输出电压的目标值。而当带隙基准电压源电路100被设计为如图1所示的电路结构时，通过选取合适的第二电阻r2，使得晶体管p4的电压大于等于0.1v，从而使得输出电压vbg大于等于0.6v，进而满足输出电压的目标值的要求。与此同时，第二支路130的支路电流it的电流值可以保持为参考电流的一半比例以上，从而提高抗噪声性能。具体参阅6所示的波形(其中横坐标为温度，纵坐标为电压)，当输出电压vbg增加至0.651v时，第二支路130的支路电流it仍保持为0.455μa，且公共节点b的电压为0.14v。输出电压vbg的温度系数基本保持一致。若需要提供电压值更大的输出电压vbg，只需增大第二支路130中的第二电阻r2的阻值即可。
76.同样，参阅图7(其中横坐标为温度，纵坐标为电压)所示，若改变第二支路130中的第二电阻r2的阻值，例如从310k欧姆变为645k欧姆，且带隙基准电压源电路100的其他电路器件参数均不变时，输出电压vbg的电压值可以从0.651v变化至0.801v；图7中的参考电流i3的电流值与图6中的参考电流i3的电流值大致相同，如此，图7中的支路电流的电流值为0.460μa，与图6中的支路电流的电流值0.455μa相差不大；图7中的输出电压vbg随温度变化的趋势与图6中的输出电压vbg随温度变化的趋势也基本相同。
77.本技术所述带隙基准电压源电路100能够实现基准电压不受限于工艺、温度等变化影响，且在一定范围内可任意调整带隙基准电压的范围大小，从而增强了带隙基准电压源电路的设计灵活性。且，基于带隙基准电压的范围比较大，量产带隙基准电压源电路时输出电压vbg的可调整范围也相应较大，从而提高电路的良率。此外，所述带隙基准电压源电路100的第二支路130的支路电流比较大，能够提高抗噪声性能。再者，设置于第二支路130中的多个选择开关采用nmos管，以简化电路和连接。
78.参阅图8，本技术还提供了一种电子装置800，所述电子装置800包括上述带隙基准电压源电路100，在此不再赘述。因此，该电子装置800也可以产生稳定的带隙基准电压，该带隙基准电压vbgh的电压值值受工艺、温度和电源的变化影响极小，甚至可以忽略其影响，且在一定范围内可任意调整带隙基准电压vbgh的范围大小，从而增强了带隙基准电压源电路100的设计灵活性。且，基于带隙基准电压vbgh的范围比较大，量产带隙基准电压源电路100时输出电压vbg的可调整范围也相应较大，从而满足设计的目标值。
79.在一些实施例中，所述电子装置800为非易失性存储器。非易失性存储器是指断电后仍能保持数据，即断电之后所存储的数据不会丢失的一种存储器。
80.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
81.以上对本技术实施例所提供的一种带隙基准电压源电路及电子装置进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例的技术方案的范围。