一种IO自适应集成控制电路及控制方法与流程

本发明涉及集成电路技术领域，尤其涉及一种io自适应集成控制电路及控制方法。

背景技术：

现有集成电路芯片中，io的输入、输出由mcu配置寄存器控制，但在无mcu的定制化芯片中，io的功能根据应用场景确定，io的输入、输出方向由芯片内部电路固定，无法自主改变。应用场景中也只能按照定制化芯片io的输入、输出定义，采用固定的接法使用。如果需要改变某个io的通讯方向，通常只能通过修改芯片电路来实现。

尤其是在串行通讯应用场景中的，芯片io的输入、输出关系对应用方案起决定性作用。例如图2中定制化芯片需要实现通讯数据串行传输的功能，芯片的两个端口通讯方向固定，io_a为输入，io_b为输出，则使用这种芯片建立的串行通讯系统只能是按照图3所示，数据从一个芯片的io_a端输入，从这个芯片的io_b端输出到下一级。如果应用中通讯数据需要从io_b端输入，则系统不能正常工作。因此，发明一种io自适应集成控制电路成为该领域技术人员亟待解决的问题。

技术实现要素：

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种io自适应集成控制电路及控制方法。

第一方面，本发明公开了一种io自适应集成控制电路，包括第一信号输入输出控制模块、第一信号使能控制模块、第二信号输入输出控制模块及第二信号使能控制模块；所述第一信号输入输出控制模块分别与所述第一信号使能控制模块及所述第二信号使能控制模块电连接；所述第一信号使能控制模块分别与所述第二信号输入输出控制模块及所述第二信号使能控制模块电连接；所述第二信号输入输出控制模块与所述第二信号使能控制模块电连接。

优选地，所述第一信号输入输出控制模块包括第一输入缓冲单元及第一输出控制缓冲单元；所述第一输入缓冲单元的第一端与所述第一输出控制缓冲单元的第一端电连接，用作第一信号输入输出端；所述第一输入缓冲单元的第二端与所述第一信号使能控制模块电连接；所述第一输出控制缓冲单元的第二端分别与所述第一信号使能控制模块及所述第二信号使能控制模块电连接；所述第一输出控制缓冲单元的第三端用作第一数据输出端。

优选地，所述第一信号使能控制模块包括第一寄存器单元、第二寄存器单元及第一与门单元；所述第一寄存器单元的第一端与所述第一信号输入输出控制模块电连接，所述第一寄存器单元的第二端与所述第二寄存器单元的第一端电连接，所述第一寄存器单元的第三端分别与控制器的使能端、所述第二信号使能控制模块及所述第一与门单元的第一端电连接，所述第一寄存器单元的第四端与所述第一与门单元的第二端及所述控制器的复位端电连接，所述第二寄存器单元的第二端分别与所述控制器的时钟端及所述第二信号使能控制模块电连接，所述第二寄存器单元的第三端与所述第一与门单元的第三端电连接，所述第二寄存器单元的第四端分别与所述第二信号使能控制模块及所述第二信号输入输出控制模块电连接，所述第一与门单元的第四端分别与所述第一信号输入输出控制模块及所述第二信号使能控制模块电连接。

优选地，所述第二信号输入输出控制模块包括第二输入缓冲单元及第二输出控制缓冲单元；所述第二输入缓冲单元的第一端及所述第二输出控制缓冲单元的第一端电连接，用作第二信号输入输出端；所述第二输入缓冲单元的第二端与所述第二信号使能控制模块电连接；所述第二输出控制缓冲单元的第二端分别与所述第一信号使能控制模块及所述第二信号使能控制模块电连接；所述第二输出控制缓冲单元的第三端用作第二数据输出端。

优选地，所述第二信号使能控制模块包括：第三寄存器单元、第四寄存器单元及第二与门单元；所述第三寄存器单元的第一端与所述第二信号输入输出控制模块电连接，所述第三寄存器单元的第二端与所述第四寄存器单元的第一端电连接，所述第三寄存器单元的第三端分别与所述控制器的使能端、所述第一信号使能控制模块及所述第二与门单元的第一端电连接，所述第三寄存器单元的第四端与所述第二与门单元的第二端及所述控制器的复位端电连接，所述第四寄存器单元的第二端分别与所述控制器的时钟端及所述第一信号使能控制模块电连接，所述第四寄存器单元的第三端与所述第二与门单元的第三端电连接，所述第四寄存器单元的第四端分别与所述第一信号使能控制模块及所述第一信号输入输出控制模块电连接，所述第二与门单元的第四端分别与所述第二信号输入输出控制模块及所述第一信号使能控制模块电连接。

第二方面，本发明还公开了一种控制方法，应用于第一方面所述的一种io自适应集成控制电路，所述控制方法包括：

控制所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号输入；

若第一通讯数据从所述第一信号输入输出控制模块输入；

控制所述第一信号使能控制模块实现逻辑控制，使得所述第一通讯数据从所述第二信号输入输出控制模块输出；

所述第一通讯数据接收完毕后，控制所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号再次输入；

若第二通讯数据从所述第二信号输入输出控制模块输入；

控制所述第二信号使能控制模块实现逻辑控制，使得所述第二通讯数据从所述第一信号输入输出控制模块输出；

所述第二通讯数据接收完毕后，控制所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号再次输入。

本发明的一种io自适应集成控制电路具有如下有益效果，本发明公开的一种io自适应集成控制电路包括：第一信号输入输出控制模块、第一信号使能控制模块、第二信号输入输出控制模块及第二信号使能控制模块；所述第一信号输入输出控制模块分别与所述第一信号使能控制模块及所述第二信号使能控制模块电连接；所述第一信号使能控制模块分别与所述第二信号输入输出控制模块及所述第二信号使能控制模块电连接；所述第二信号输入输出控制模块与所述第二信号使能控制模块电连接。若第一通讯数据从所述第一信号输入输出控制模块输入；所述第一信号使能控制模块用于实现逻辑及时钟控制，使得所述第一通讯数据从所述第二信号输入输出控制模块输出；所述第一通讯数据接收完毕后，所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号再次输入；若第二通讯数据从所述第二信号输入输出控制模块输入；所述第二信号使能控制模块用于实现逻辑及时钟控制，使得所述第二通讯数据从所述第一信号输入输出控制模块输出；所述第二通讯数据接收完毕后，控制所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号再次输入。因此，本发明只需增加io输入信号检测以及io输出使能控制，即实现io输入、输出自动切换的功能，有成本低廉及控制可靠的优点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图及实施例对本发明作进一步说明，下面描述中的附图仅仅是本发明的部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图：

图1是本发明较佳实施例的一种io自适应集成控制电路的原理框图；

图2是本发明较佳实施例的一种io自适应集成控制电路的现有技术的芯片原理图；

图3是本发明较佳实施例的一种io自适应集成控制电路的现有技术通讯系统原理图；

图4是本发明较佳实施例的一种io自适应集成控制电路的电路原理图；

图5是本发明较佳实施例的一种io自适应集成控制电路的第一通讯数据从所述第一信号输入输出控制模块输入的时序图；

图6是本发明较佳实施例的一种io自适应集成控制电路的第二通讯数据从所述第二信号输入输出控制模块输入的时序图；

图7是本发明较佳实施例的一种io自适应集成控制电路建立的串行通讯系统的工作原理图；

图8是本发明较佳实施例的一种io自适应集成控制方法的流程图。

具体实施方式

为了使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的部分实施例，而不是全部实施例。基于本发明的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。

实施例一

本发明较佳实施例的如图1所示，包括第一信号输入输出控制模块1、第一信号使能控制模块2、第二信号输入输出控制模块3及第二信号使能控制模块4；所述第一信号输入输出控制模块1分别与所述第一信号使能控制模块2及所述第二信号使能控制模块4电连接；所述第一信号使能控制模块2分别与所述第二信号输入输出控制模块3及所述第二信号使能控制模块4电连接；所述第二信号输入输出控制模块3与所述第二信号使能控制模块4电连接。若第一通讯数据从所述第一信号输入输出控制模块1输入；所述第一信号使能控制模块2用于实现逻辑控制，使得所述第一通讯数据从所述第二信号输入输出控制模块3输出；所述第一通讯数据接收完毕后，所述第一信号输入输出控制模块1及所述第二信号输入输出控制模块3的输出使能关闭，等待外部信号再次输入；若第二通讯数据从所述第二信号输入输出控制模块3输入；所述第二信号使能控制模块4用于实现逻辑控制，使得所述第二通讯数据从所述第一信号输入输出控制模块1输出；所述第二通讯数据接收完毕后，控制所述第一信号输入输出控制模块1及所述第二信号输入输出控制模块3的输出使能关闭，等待外部信号再次输入。因此，本发明只需增加io输入信号检测以及io输出使能控制，即实现io输入、输出自动切换的功能，有成本低廉及控制可靠的优点。

优选地，所述第一信号输入输出控制模块1包括第一输入缓冲单元u7及第一输出控制缓冲单元u8；所述第一输入缓冲单元u7的第一端与所述第一输出控制缓冲单元u8的第一端电连接，用作第一信号输入输出端；所述第一输入缓冲单元u7的第二端与所述第一信号使能控制模块2电连接；所述第一输出控制缓冲单元u8的第二端分别与所述第一信号使能控制模块2及所述第二信号使能控制模块4电连接；所述第一输出控制缓冲单元u8的第三端用作第一数据输出端。

优选地，所述第一信号使能控制模块2包括第一寄存器单元u1、第二寄存器单元u2及第一与门单元u5；所述第一寄存器单元u1的第一端与所述第一信号输入输出控制模块1电连接，所述第一寄存器单元u1的第二端与所述第二寄存器单元u2的第一端电连接，所述第一寄存器单元u1的第三端分别与控制器的使能端、所述第二信号使能控制模块4及所述第一与门单元u5的第一端电连接，所述第一寄存器单元u1的第四端与所述第一与门单元u5的第二端及所述控制器的复位端电连接，所述第二寄存器单元u2的第二端分别与所述控制器的时钟端及所述第二信号使能控制模块4电连接，所述第二寄存器单元u2的第三端与所述第一与门单元u5的第三端电连接，所述第二寄存器单元u2的第四端分别与所述第二信号使能控制模块4及所述第二信号输入输出控制模块3电连接，所述第一与门单元u5的第四端分别与所述第一信号输入输出控制模块1及所述第二信号使能控制模块4电连接。

优选地，所述第二信号输入输出控制模块3包括第二输入缓冲单元u9及第二输出控制缓冲单元u10；所述第二输入缓冲单元u9的第一端及所述第二输出控制缓冲单元u10的第一端电连接，用作第二信号输入输出端；所述第二输入缓冲单元u9的第二端与所述第二信号使能控制模块4电连接；所述第二输出控制缓冲单元u10的第二端分别与所述第一信号使能控制模块2及所述第二信号使能控制模块4电连接；所述第二输出控制缓冲单元u10的第三端用作第二数据输出端。

具体地，请参阅图4，io_a、io_b为本发明的一种io自适应集成控制电路封装芯片的两个端口，输入为常开；a_in、b_in、clk、reset、detc_en、a_out、b_out、a_oen、b_oen均为芯片内部电路信号。其中clk、reset为控制电路时钟、复位信号；detc_en为控制电路使能信号，在等待通讯及通讯中为高电平，通讯结束为低电平；a_out、b_out为通讯数据输出信号；a_oen、b_oen为两个io口io_a及io_b的输出控制信号。

在本实施例中，所述第一寄存器单元u1、所述第二寄存器单元u2、所述第三寄存器单元u3及所述第四寄存器单元u4设为寄存器；所述第一与门单元u5及所述第二与门单元u6设为三输入与门；所述第一输入缓冲单元u7及所述第二输入缓冲单元u9设为输入缓冲器；所述第一输出控制单元u8及所述第二输出控制单元u10设为带输出控制的缓冲器。

芯片上电后，所述第一寄存器单元u1、所述第二寄存器单元u2、所述第三寄存器单元u3及所述第四寄存器单元u4复位，所述第二寄存器单元u2输出端、所述第四寄存器单元u4输出端的输出默认值均为高电平，即a_oen及b_oen信号为高电平。此时所述第一输出控制单元u8及所述第二输出控制单元u10使能关闭，即io_a、io_b两个io输出关闭，等待外部信号输入。detc_en上电默认值为高电平，电路等待接收通讯数据。

请参阅图5，若所述第一通讯数据从io_a输入，信号从所述第一输入缓冲单元u7输入，即a_in变为高电平，使得所述第一寄存器单元u1置位，所述第一寄存器单元u1输出端q为高电平，在下一个时钟沿，所述第二寄存器单元u2输出端变为低电平，即b_oen为低电平，所述第二输出控制单元u10使能打开，b_out从io_b输出。因此，芯片完成从io_a接收数据（a_in），并且将需要输出的数据（b_out）从io_b输出的过程。

所述第一通讯数据接收完毕后，detc_en转为低电平，所述第一与门单元u5输出低电平，所述第二寄存器单元u2复位，所述第二寄存器单元u2的输出端输出默认值高，即b_oen为高电平，所述第二输出控制单元u10使能关闭，io_b的输出关闭。同样a_oen为高电平，所述第一输出控制单元u8使能关闭，io_a的输出关闭，芯片两个io口io_a及io_b回到仅为输入的状态，等待接收数据。

优选地，所述第二信号使能控制模块4包括第三寄存器单元u3、第四寄存器单元u4及第二与门单元u6；所述第三寄存器单元u3的第一端与所述第二信号输入输出控制模块3电连接，所述第三寄存器单元u3的第二端与所述第四寄存器单元u4的第一端电连接，所述第三寄存器单元u3的第三端分别与所述控制器的使能端、所述第一信号使能控制模块2及所述第二与门单元u6的第一端电连接，所述第三寄存器单元u3的第四端与所述第二与门单元u6的第二端及所述控制器的复位端电连接，所述第四寄存器单元u4的第二端分别与所述控制器的时钟端及所述第一信号使能控制模块2电连接，所述第四寄存器单元u4的第三端与所述第二与门单元u6的第三端电连接，所述第四寄存器单元u4的第四端分别与所述第一信号使能控制模块2及所述第一信号输入输出控制模块1电连接，所述第二与门单元u6的第四端分别与所述第二信号输入输出控制模块3及所述第一信号使能控制模块2电连接。

具体地，在本实施例中，请参阅图6，若所述第二通讯数据从io_b输入，信号从所述第二输入缓冲单元u9输入，即b_in变为高电平，使得所述第三寄存器单元u3置位，所述第三寄存器单元u3输出端q为高电平，在下一个时钟沿，所述第四寄存器单元u4的输出端变为低电平，即a_oen为低电平，所述第一输出控制单元u8使能打开，a_out从io_a输出。这样，芯片完成从io_b接收数据（b_in），并且将需要输出的数据（a_out）从io_a输出的过程。

所述第二通讯数据接收完毕后，detc_en转为低电平，所述第二与门单元u6输出低电平，所述第四寄存器单元u4复位，所述第四寄存器单元u4的输出端输出默认值高，即a_oen为高电平，所述第一输出控制单元u8使能关闭，io_a的输出关闭。同样b_oen为高电平，所述第二输出控制单元u10使能关闭，io_b的输出关闭，芯片两个io口io_a及io_b回到仅为输入的状态，等待接收数据。

请参阅图7，本发明的一种io自适应集成控制电路封装芯片应用在串行通讯系统中时，通讯数据可以从io_a端输入，也可以从io_b端输入，系统无需做任何调整，芯片自动切换io状态。因此，本发明的一种io自适应集成控制电路解决了无mcu的定制化芯片中io通讯方向固定，不能灵活改变的问题，避免因定制化芯片的io通讯方向固定使得应用场景受限制，有成本低廉及应用灵活的优点。

实施例二

本发明还公开了一种控制方法，应用于第一方面所述的一种io自适应集成控制电路，请参阅图8，所述控制方法包括：

s1、控制所述第一信号输入输出控制模块1及所述第二信号输入输出控制模块3的输出使能关闭，等待外部信号输入；

s2、若第一通讯数据从所述第一信号输入输出控制模块1输入；

s3、控制所述第一信号使能控制模块2实现逻辑控制，使得所述第一通讯数据从所述第二信号输入输出控制模块3输出；

s4、所述第一通讯数据接收完毕后，控制所述第一信号输入输出控制模块1及所述第二信号输入输出控制模块3的输出使能关闭，等待外部信号再次输入；

s5、若第二通讯数据从所述第二信号输入输出控制模块3输入；

s6、控制所述第二信号使能控制模块4实现逻辑控制，使得所述第二通讯数据从所述第一信号输入输出控制模块1输出；

s7、所述第二通讯数据接收完毕后，控制所述第一信号输入输出控制模块1及所述第二信号输入输出控制模块3的输出使能关闭，等待外部信号再次输入。

综上所述，本发明所提供的一种io自适应集成控制电路包括第一信号输入输出控制模块1、第一信号使能控制模块2、第二信号输入输出控制模块3及第二信号使能控制模块4；所述第一信号输入输出控制模块1分别与所述第一信号使能控制模块2及所述第二信号使能控制模块4电连接；所述第一信号使能控制模块2分别与所述第二信号输入输出控制模块3及所述第二信号使能控制模块4电连接；所述第二信号输入输出控制模块3与所述第二信号使能控制模块4电连接。若第一通讯数据从所述第一信号输入输出控制模块输入；所述第一信号使能控制模块用于实现逻辑控制，使得所述第一通讯数据从所述第二信号输入输出控制模块输出；所述第一通讯数据接收完毕后，所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号再次输入；若第二通讯数据从所述第二信号输入输出控制模块输入；所述第二信号使能控制模块用于实现逻辑控制，使得所述第二通讯数据从所述第一信号输入输出控制模块输出；所述第二通讯数据接收完毕后，控制所述第一信号输入输出控制模块及所述第二信号输入输出控制模块的输出使能关闭，等待外部信号再次输入。因此，本发明只需增加io输入信号检测以及io输出使能控制，即实现io输入、输出自动切换的功能，有成本低廉及控制可靠的优点。

以上对本发明所提供的一种io自适应集成控制电路及控制方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。不应理解为对本发明的限制。