V的制作方法

v
reg
电压和基准电压产生电路
【技术领域】
1.本实用新型涉及模拟电路技术领域，特别涉及一种v
reg
电压和基准电压产生电路。


背景技术：

2.目前，v
reg
模块和基准电压是模拟电路设计和芯片设计中基本模块单元，产生的两种电压对系统的性能至关重要，降低其电路器件数量对功耗以及电路复杂度具有重要意义。传统的v
reg
电路和基准电压电路是两个独立的电路结构。
3.其中，传统的v
reg
电路通过输出电压反馈，经误差放大器等组成的控制电路来控制调整管的管压降(即压差)来达到稳压的目的。所述v
reg
电路包括 pmos管mp1、mp2，nmps管mn1、mn2、mn3，电阻r1、r2，二极管d1，电容c1，图1所示为单独的传统v
reg
模块。pmos管mp1的源极与电阻r1 相接，其漏极与pmos管mp2的源极相接；pmos管mp2的漏极与nmos管 mn1的漏极相接，其栅极与nmos管mn3的栅极相接；nmos管mn1的栅漏相接，其源极与二极管d1的负端相接；nmos管mn2的漏极与nmos管mn3的栅极相接；nmos管mn3的漏极接电源vdd，其源极为vreg电压输出端；电阻r1的另一端接电源vdd；电阻r2的另一端接pmos管mp2的漏极；电容c1的一端接电阻r2，其另一端接地。
4.传统的基准电压电路需要ptat电流，在电阻上的压降与三极管的压降组合输出一个稳定的电压。所述的基准电压电路包括pmos管mp1、mp2、mp3、 mp4、mp5、mp6、mp7、mp8、mp9、mp10、mp11、mp12、mp13、mp14、 mp15，nmos管mn1、mn2、mn3，npn晶体管q1、q2，电阻r1、r2、 r3，电容c1、c2、c3，图2所示为单独的基准电压电路。pmos管mp1源极接电源端vreg，其漏极接pmos管mp2的源极，其栅极接pmos管mp2的栅极；pmos管mp2的漏极接pmos管mp3的源极，其栅极接pmos管mp3的栅极；pmos管mp3的漏极接pmos管mmp4的源极，其栅极接pmos管 mp4的栅极；pmos管mp4栅漏相接，其漏极与nmos管mn1相接；pmos 管mp5源极接电源端vreg，其漏极与nmos管mn2相接，其栅极与pmos管mp6源极相接；pmos管mp6源极接电源端vreg，其栅漏相接；pmos管mp7 源极接电源端vreg，其栅极与pmos管mp6栅极相接，其漏极与pmos管 mp9相接；pmos管mp8源极与pmos管mp6漏极相接，其栅漏相接； pmos管mp9源极与pmos管mp7漏极相接，其栅极与pmos管mp8栅极相接，其漏极与npn晶体管q2集电极相接；pmos管mp10源极接电源vreg，其栅极与pmos管mp7栅极相接，其漏极与pmos管mp11源极相接；pmos 管mp11源极与pmos管mp10漏极相接，其栅极与pmos管mp9栅极相接；pmos管mp12源极接电源vreg，其栅极与pmos管mp10栅极相接，其漏极与pmos管mp13源极相接；pmos管mp13栅极与pmos管mp11栅极相接； pmos管mp14源极接电源vreg，其栅极与pmos管mp12栅极相接，漏极与 pmos管mp15源极相接；pmos管mp15栅极与pmos管mp13栅极相接，其漏极接电源vreg；nmos管mn1源极接地，其栅极与nmos管mn2栅极相接；nmos管mn2源极接地，其栅极与电容c1相接；nmos管mn3漏极与 pmos管mp8漏极相接，其栅极与nmos管mn1漏极相接，其源极接地； npn晶体管q1集电极接pmos管mp8漏极，为基准电压输出端，其发射极接电阻r1，其基极与npn晶体管q2基极相接；npn晶体管q2基极与集电极相接，其发射极接电阻r1的另一端；电阻r2一端接电阻r1，另一端接电阻r3；电阻r3另一端接地；电容c1的另一端接地；电容c2的一端接npn晶体
管 q2的集电极，其另一端接地；电容c3的一端接电容c2，其另一端接地。
5.传统的v
reg
电路和基准电压电路元件繁多，导致芯片的版图面积大，增加了芯片成本。
6.因此，需要提供一种新的电路解决上述问题。


技术实现要素：

7.本实用新型针对现有技术所存在的问题，需要一种v
reg
电压和基准电压产生电路，不仅能提供稳定的电压，且支路电流小，功耗低，电路元件少，减小版图面积，从而降低芯片成本。
8.为了解决上述问题，本实用新型提供一种v
reg
电压和基准电压产生电路，包括v
reg
电压产生电路及与所述v
reg
电压产生电路相连的基准电压产生电路，其特征在于，
9.v
reg
电压产生电路包括第一noms管mn1、第二nmos管mn2、第三 nmos管mn3、第五nmos管mn5、第十三电阻r13；
10.第一nmos管mn1栅漏相接，第一nmos管源极接第三nmos管mn3 漏极；
11.第二nmos管mn2栅极与第一nmos管mn1的栅极相接，第二nmos 管mn2漏极接电源vdd，第二nmos管mn2源极为v
reg
电压输出端；
12.第三nmos管mn3栅漏相接；
13.第五nmos管mn5源极接地；
14.第十三电阻r13一端接第五nmos管mn5栅极；
15.基准电压产生电路包括第一pmos管mp1、第二pmos管mp2、第三 pmos管mp3、第一npn晶体管q1、第二npn晶体管q2、第六nmos管 mn6、第五电阻r5、第三电容c3、第四电容c4；
16.第一pmos管mp1源极接第二nmos管mn2源极，第一pmos管mp1 栅漏相接；
17.第二pmos管mp2源极接第二nmos管mn2源极，第二pmos管mp2 栅极与第一pmos管mp1栅极相接，第二pmos管mp2漏极与第二npn晶体管q2集电极相接；
18.第三pmos管mp3源极接第二nmos管mn2源极，第三pmos管mp3 栅极与第二pmos管mp2漏极相接，第三pmos管mp3漏极接第六nmos管 mn6的漏极；
19.第一npn晶体管q1集电极与第一pmos管mp1漏极相接；
20.第二npn晶体管q2基极与第一npn晶体管q1相接；
21.第六nmos管mn6栅漏相接，第六nmos管mn6源极接地，第五 nmos管mn5栅极与第六nmos管mn6栅极相接，第十三电阻r13另一端接第六nmos管mn6栅极；
22.第五电阻r5一端接第一npn晶体管q1基极，第五电阻r5另一端接第三电容c3的一端且输出为基准电压；
23.第四电容c4一端接第二npn晶体管q2的集电极，其另一端接地。
24.进一步的，基准电压产生电路还具有第八电阻r8，第一npn晶体管q1基极与第八电阻r8相接。
25.进一步的，基准电压产生电路还具有第一电阻r1，第一npn晶体管q1发射极与第一电阻r1相接，第二npn晶体管q2发射极与第一电阻r1另一端相接。
26.进一步的，基准电压产生电路还具有第一电阻r1，第一npn晶体管q1发射极与第一电阻r1相接，第二npn晶体管q2发射极与第一电阻r1另一端相接。
27.进一步的，v
reg
电压产生电路还具有第四nmos管mn4，第三nmos管 mn3源极与第四nmos管mn4漏极相接，第四nmos管mn4栅漏相接，第四nmos管mn4源极与第五nmos管mn5漏极相接。
28.进一步的，v
reg
电压产生电路还具有第四nmos管mn4，第三nmos管 mn3源极与第四nmos管mn4漏极相接，第四nmos管mn4栅漏相接，第四nmos管mn4源极与第五nmos管mn5漏极相接。
29.进一步的，基准电压产生电路还具有第六电阻r6、第七电阻r7、第九电阻 r9、第十电阻r10，第六电阻r6另一端接第七电阻r7，第七电阻r7另一端接第八电阻r8，第八电阻r8另一端接第九电阻r9，第九电阻r9另一端接第十电阻r10，第十电阻r10另一端接地，第六电阻r6一端接第二nmos管mn2 源极。
30.进一步的，基准电压输出为第二npn晶体管q2的基极
‑
发射极电压与第二电阻r2、第三电阻r3和第四电阻r4压降之和。
31.进一步的，第一pmos管mp1、第二pmos管mp2电流镜比例1:1。
32.进一步的，第一电阻r1上的电流为1倍的电流镜电流值，第二电阻r2、第三电阻r3和第四电阻r4上的电流为2倍的电流镜电流值。
33.再者，使用本实用新型方案中的v
reg
电压和基准电压产生电路，不仅能提供稳定的电压，且支路电流小，功耗低，电路元件少，减小版图面积，从而降低芯片成本。
【附图说明】
34.图1为现有技术的v
reg
电压产生电路。
35.图2为现有技术的v
reg
电压产生电路。
36.图3为本实用新型的v
reg
电压和基准电压产生电路。
【具体实施方式】
37.本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是附图中的方向，只是用来解释和说明本实用新型，而不是用来限定本实用新型的保护范围。
38.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
39.请参见图3所示，本实用新型v
reg
(或者vreg)电压和基准电压产生电路，包括v
reg
电压产生电路模块和基准电压产生电路模块。其中v
reg
电压电路模块与基准电压相连，为基准电压电路模块供电；基准电压模块中产生的偏置电流在电阻上的压降与三极管的基极
‑
发射极电压构成需要的基准电压。
40.其中vreg产生电路包括第一noms管mn1、第二nmos管mn2、第三 nmos管mn3、第四nmos管mn4、第五nmos管mn5、第十一电阻r11、第十二电阻r12、第十三电阻r13；所述第一nmos管mn1栅漏相接，源极接第三nmos管mn3漏极；所述第二nmos管mn2栅极与第一nmos管mn1 的栅极相接，其漏极接电源vdd，其源极为vreg电压输出端；所述第三 nmos管mn3栅漏
相接，其源极与第四nmos管mn4的漏极相接；所述第四 nmos管mn4栅漏相接，其源极与第五nmos管mn5相接；所述第五 nmos管mn5源极接地，其栅极与第六nmos管mn6栅极相接；所述第十一电阻r11一端接电源vdd，其另一端接第十二电阻r12；所述第十二电阻r12 另一端接第一nmos管mn1漏极；所述第十三电阻r13一端接第五nmos管 mn5栅极，其另一端接第六nmos管mn6栅极。
41.基准电压产生电路包括第一pmos管mp1、第二pmos管mp2、第三 pmos管mp3、第一npn晶体管q1、第二npn晶体管q2、第六nmos管mn6、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第十电阻r10、第三电容c3、第四电容c4；所述第一pmos管mp1源极接第二nmos管mn2源极，其栅漏相接；所述第二pmos管mp2源极接第二nmos管mn2源极，其栅极与第一pmos管mp1栅极相接，其漏极与第二npn晶体管q2集电极相接；所述第三pmos管mp3源极接第二nmos管mn2源极，其栅极与第二 pmos管mp2漏极相接，其漏极接第六nmos管mn6的漏极；所述第一npn 晶体管q1集电极与第一pmos管mp1漏极相接，其基极与第八电阻r8相接，其发射极与第一电阻r1相接；所述第二npn晶体管q2基极与第一npn晶体管q1相接，其发射极与第一电阻r1另一端相接；所述第六nmos管mn6栅漏相接，其源极接地；所述第二电阻r2另一端接第三电阻r3；所述第三电阻 r3另一端接第四电阻r4；所述第四电阻r4另一端接地；所述第五电阻r5一端接第一npn晶体管q1基极，其另一端接第三电容c3的一端且输出为基准电压；所述第六电阻r6一端接第二nmos管mn2源极，其另一端接第七电阻 r7；所述第七电阻r7另一端接第八电阻r8；所述第八电阻r8另一端接第九电阻r9；所述第九电阻r9另一端接第十电阻r10；所述第十电阻r10另一端接地；所述第三电容c3的另一端接地；所述第四电容c4一端接第二npn晶体管q2的集电极，其另一端接地。
42.vreg电压模块和基准电压模块中，第一nmos管mn1工作在亚阈值区，第一npn晶体管q1以及第二npn晶体管q2工作在线性区，其余nmos管和 pmos管均工作在饱和区。如图3所示，第一nmos管mn1工作在亚阈值区是出于低功耗的需要。第十一电阻r11、第十二电阻r12将电源电压降压至 4.02v，第三nmos管mn3、第四nmos管mn4为二极管接法，工作在饱和区导通。第一电容c1起滤波作用，类似的还有第二电容c2、第三电容c3以及第四电容c4。第二nmos管mn2工作在饱和区，输出电压为减去一个栅
‑
源电压，作为vreg电压。第六电阻r6、第七电阻r7、第八电阻r8、第九电阻 r9、第十电阻r10分压，第八电阻r8和第九电阻r9之间结点为第一npn晶体管q1和第二npn晶体管q2基极提供电压。第一pmos管mp1、第二 pmos管mp2电流镜比例1:1，第一电阻r1上的电流为1倍的电流镜电流值，第二电阻r2、第三电阻r3和第四电阻r4上的电流为2倍的电流镜电流值。基准电压输出为第二npn晶体管q2的基极
‑
发射极电压与第二电阻r2、第三电阻r3和第四电阻r4压降之和。
43.在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
44.以上公开的本实用新型优选实施例只是用于帮助阐述本实用新型。优选实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为的具体实施方式。显然，根据本说明书
的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本实用新型。本实用新型仅受权利要求书及其全部范围和等效物的限制。