ductor)晶体管，晶体管MNY2、第三晶体管、第四晶体管、晶体管]VIN3为NM0S(N_channel Metal Oxide Semiconductor)晶体管。
[0024]所述抬高电路230用来将输出端Vo的电压提升至节点VB的电压，但对小信号电压而言，节点VB的电压与输出端Vo的电压在较低频率范围内(即调压器负反馈环路带宽频率)维持相同。设计上要让所述抬高电路230所引入的寄生极点和寄生零点频率大于电压调压器的负反馈环路带宽频率。电压调压器的负反馈环路带宽频率是指当电压调压器的负反馈环路的增益下降至1(即零dB)时的频率，也被称为单位增益频率。
[0025]图3为本实用新型中的电压调节器在另一个实施例中的电路示意图。图3中的电压调节器与图2中的电压调节器在结构上基本完全相同，不同之处在于:图3中的抬压电路330具有更为详细的电路结构。
[0026]如图3所示的，所述抬压电路3 30包括电流源ISI和PMOS晶体管MPS，其中电流源ISI的输入端与输入电压Vin相连，其输出端与PMOS晶体管MPS的源极相连，PMOS晶体管MPS的栅极作为所述抬压电路的输入端，PMOS晶体管MPS的源极作为所述抬压电路的输出端，PMOS晶体管MPS的漏极接地，PMOS晶体管MPS的衬体端与其源极相连，所述预定阈值电压为所述PMOS晶体管MPS的栅源电压的绝对值。
[0027]如图3所示的，所述抬压电路330的响应频率需高于电压调压器200的负反馈环路带宽，这样可以实现节点VB比输出端Vo的直流工作电压更高，同时满足在电压调压器负反馈环路带宽内，节点VB小信号特性与输出端Vo的小信号特性相同。在实现时，晶体管MPS应该取较小的器件尺寸(即沟道长度和沟道宽度都很小)，这样其寄生电容较小，其寄生导致的极点和零点都位于较高频率，设计满足这些寄生导致的极点和零点都在电压调压器负反馈环路带宽之外。通常，电流源ISl的电流也取值很小，小于10微安，比如I微安，因此一般Vgs_MPS近似等于晶体管MPS的阈值电压，Vgs_MPS为晶体管MPS的栅源电压。另外，在另一实施方式中，晶体管MPS的衬体端也可以接到输入电压Vin，对本实用新型实现原理不影响，区别只是直流电压稍微偏高，因为这种连接方式导致由于衬偏效应(body-effect)存在而使得晶体管MPS的阈值电压变大，这样有助于进一步提高电容MPC两端的电压差，使得电容MPC的电容值较大，为更优方案。
[0028]图4为本实用新型中的电压调节器在再一个实施例中的电路示意图。图4中的电压调节器与图2中的电压调节器在结构上基本完全相同，不同之处在于:图3中的抬压电路430具有更为详细的电路结构。
[0029 ] 如图4所示的，所述抬压电路430包括电流源IS2和NMOS晶体管丽S，其中电流源IS2的输入端与输入电压相连，其输出端与匪OS晶体管丽S的漏极相连，NMOS晶体管丽S的源极作为所述抬压电路的输入端，NMOS晶体管MNS的漏极作为所述抬压电路的输出端，NMOS晶体管MNS的衬体端接地，所述预定阈值电压为所述NMOS晶体管MNS的栅源电压的绝对值。
[0030]如图4所示的，对小信号而言，节点VB的电压与输出端Vo的电压在电压调压器带宽内保持相同。设计上晶体管MNS应该取较小的尺寸，即其沟道长度和沟道宽度都较小，以便引入的寄生极点和零点都位于较高频率，设计上要满足这些寄生极点和零点都位于电压调压器的负反馈环路带宽之外，即寄生极点和零点的频率高于电压调压器负反馈环路带宽的频率。在图4实现方案中，晶体管MNS的衬体端也可以接到晶体管MNS的源极，但相对图4而言，其晶体管MNS的阈值电压较低，导致晶体管MNS的栅源电压(Vgs_MNS)也较低，但也能实现与图4相似的效果。
[0031 ]本实用新型中的“连接”、“相连”或“相接”等表示电性连接的词语都表示电性的间接或直接连接。上述说明已经充分揭露了本实用新型的【具体实施方式】。需要指出的是，熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【主权项】
1.一种电压调节电路，其特征在于，其包括: 输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管，第一电流源的输入端与输入电压相连，其输出端与第一差分晶体管和第二差分晶体管的源极相连，第一差分晶体管的漏极与第三晶体管的漏极相连，第三晶体管的源极接地，第二差分晶体管的漏极与第四晶体管的漏极相连，第四晶体管的源极接地，第二差分晶体管的栅极与参考电压相连； 第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连； 输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压，其包括有串联于所述输出级电路的输出端和接地端之间的分压电路，该分压电路的输出端与第一差分晶体管的栅极相连； 抬压电路，其输入端与所述输出级电路的输出端相连； 补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连， 其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。2.根据权利要求1所述的电压调节电路，其特征在于: 所述抬压电路包括电流源ISI和PMOS晶体管MPS，其中电流源ISI的输入端与输入电压相连，其输出端与PMOS晶体管MPS的源极相连， PMOS晶体管MPS的栅极作为所述抬压电路的输入端， PMOS晶体管MPS的源极作为所述抬压电路的输出端， PMOS晶体管MPS的漏极接地， PMOS晶体管MPS的衬体端与其源极或输入电压相连， 所述预定阈值电压为所述PMOS晶体管MPS的栅源电压的绝对值。3.根据权利要求1所述的电压调节电路，其特征在于: 所述抬压电路包括电流源IS2和匪OS晶体管MNS，其中电流源IS2的输入端与输入电压相连，其输出端与NMOS晶体管MNS的漏极相连， NMOS晶体管MNS的源极作为所述抬压电路的输入端， NMOS晶体管MNS的漏极作为所述抬压电路的输出端， NMOS晶体管MNS的衬体端接地， 所述预定阈值电压为所述NMOS晶体管MNS的栅源电压的绝对值。4.根据权利要求1所述的电压调节电路，其特征在于: 第二级电路包括晶体管MNY2、MPY4、MP4、MN3、MP5和第二电流源I s s2， 其中晶体管MNY2的源极接地，栅极作为第二级电路的第一输入端，其漏极与晶体管MPY4的漏极相连，晶体管MPY4的源极接输入电压，其栅极与晶体管MP4的栅极相连， 晶体管MN3的源极接地，栅极作为第二级电路的第二输入端，其漏极与晶体管MP4的漏极相连，晶体管MP4的源极接输入电压， 晶体管MP5的源极接输入电压，栅极与晶体管MP4的漏极相连，其漏极与第二电流源Iss2的输入端相连，第二电流源Iss2的输出端接地，晶体管MP5的漏极作为第二级电路的输出端。5.根据权利要求4所述的电压调节电路，其特征在于: 所述输出级电路还包括晶体管MP6，其中晶体管MP6的源极接输入电压，漏极接所述输出级电路的输出端，其栅极作为所述输出级电路的输入端。6.根据权利要求5所述的电压调节电路，其特征在于: 晶体管MPY4、MP4、MP5、MP6、第一差分晶体管、第二差分晶体管为PMOS晶体管， 晶体管MNY2、第三晶体管、第四晶体管、晶体管MN3为NMOS晶体管。7.根据权利要求2或3所述的电压调节电路，其特征在于: 所述电流源ISl或IS2的电流小于10微安。8.根据权利要求7所述的电压调节电路，其特征在于: PMOS晶体管MPS具有较小的器件尺寸，以使得PMOS晶体管MPS引入的寄生极点和寄生零点都位于所述电压调压器的负反馈环路带宽之外， NMOS晶体管丽S具有较小的器件尺寸，以使得NMOS晶体管丽S引入的寄生极点和寄生零点都位于所述电压调压器的负反馈环路带宽之外。
【专利摘要】本实用新型公开一种电压调节电路，其包括：输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管；第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连；输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压；抬压电路，其输入端与所述输出级电路的输出端相连；补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。本实用新型中通过设置抬压电路，可以加大补偿电容两端的电压差，从而提高相位裕度。
【IPC分类】G05F1/56
【公开号】CN205229876
【申请号】CN201521013973
【发明人】王钊
【申请人】无锡中感微电子股份有限公司
【公开日】2016年5月11日
【申请日】2015年12月9日