源反馈缓冲回路Dl中的第一电阻Rm和第一电容Cml连接到电压输出端Vout，第五PMOS晶体管M9的源极连接电源VDD，第六PMOS晶体管M7的栅极连接第二偏置电压Vb2，第十六NMOS晶体管M15的源极接地，第十六NMOS晶体管M15的漏极连接第十五NMOS晶体管M14的源极，第十五NMOS晶体管M14的栅极连接第三偏置电压Vb3，第十五NMOS晶体管M14的漏极连接所述的功率晶体管回路B以及依次通过第十四PMOS晶体管M13和第十三PMOS晶体管Mll连接电源VDD，第十四PMOS晶体管M13的栅极连接第二偏置电压Vb2，第十三PMOS晶体管Ml I的栅极连接所述的功率晶体管回路B。
[0018]所述的功率晶体管回路B包括有第十七PMOS晶体管MP和第五电容Cgd，其中，第十七PMOS晶体管MP的栅极和第五电容Cgd的一端共同连接第十三PMOS晶体管Mll的栅极和第十五匪OS晶体管M14的漏极，第十七PMOS晶体管MP的源极连接电源VDD，第十七PMOS晶体管MP的漏极和第五电容Cgd的另一端共同连接到电压输出端Vout。
[0019]所述的电阻反馈回路R是由第一等效电阻Rfl和第二等效电阻Rf2串联构成，其中，第一等效电阻Rf I和第二等效电阻Rf 2相连接的端构成反馈端连接第一跨导增益输入级gml中的第二 PMOS晶体管Ml的栅极，第一等效电阻Rf!的另一端连接到电压输出端Vout，第二等效电阻Rf 2的另一端接地。
[0020]所述的第一等效电阻Rfl包括有第十八PMOS晶体管M16、第十九PMOS晶体管M17和第二十PMOS晶体管M18，其中，第十八PMOS晶体管M16的源极连接到电压输出端Vout，第十八PMOS晶体管M16的栅极和漏极共同连接第十九PMOS晶体管M17的源极，第十九PMOS晶体管M17的栅极和漏极共同连接第二十PMOS晶体管M18的源极，第二十PMOS晶体管M18的栅极和漏极共同连接第二等效电阻Rf2。
[0021]所述的第二等效电阻Rf2包括有第二 ^^一PMOS晶体管M19、第二十二 PMOS晶体管M20和第二十三PMOS晶体管M21，其中，第二^^一PMOS晶体管M19的源极连接第一等效电阻Rf!，第二 ^^一PMOS晶体管M19的栅极和漏极共同连接第二十二 PMOS晶体管M20的源极，第二十二 PMOS晶体管M20的栅极和漏极共同连接第二十三PMOS晶体管M21的源极，第二十三PMOS晶体管M21的栅极和漏极共同接地。
[0022]本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路，选取第四PMOS晶体管M2的栅极作为基准电压输入端、第十三PMOS晶体管Ml I的栅极作为反馈信号输入端。然后信号经过折叠共源共栅级，功率晶体管，然后到达输出端Vout。同时经过两路有源反馈回路和一个电阻反馈回路来维持LDO的稳定性。至此信号完成了环路内的反馈比较和放大。在LDO的输出端加载电阻和大负载电容可以测试LDO的小信号交流响应和大信号的阶跃响应。结果表明本款低静态电流的LDO能够驱动宽范围的大负载电容，同时具有更快的响应速度。
【主权项】
1.一种适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，包括有:分别由第一跨导增益输入级(gml)和第二跨导增益级(gm2)构成的两个增益放大级，功率晶体管回路(B)，第一有源反馈缓冲回路(Dl)，第二有源反馈缓冲回路(D2)，以及电阻反馈回路(R)，其中，所述第一跨导增益输入级(gml)的一个输入端连接基准电压(Vref)，另一个输入端连接电阻反馈回路(R)，第一跨导增益输入级(gml)的输出端分三路，第一路连接第二跨导增益级(gm2)的输入端，第二路连接第一有源反馈缓冲回路(Dl)，第三路连接第二有源反馈缓冲回路(D2)，所述第二跨导增益级(gm2)的输出端连接功率晶体管回路(B)，所述第一有源反馈缓冲回路(Dl)的输出端、第二有源反馈缓冲回路(D2)的输出端和功率晶体管回路(B)输出端均连接至电压输出端(Vout)，所述功率晶体管回路(B)的电源输入端连接电源(VDD)，所述电阻反馈回路(R)的一端连接至电压输出端(Vout)，另一端接地，电压输出端(Vout)还分别通过第二电阻(Resr)与第三电容(Cout)的串联接地，以及通过第四电容(CL)接地。2.根据权利要求1所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的第一跨导增益输入级(gml)是由第二 PMOS晶体管(Ml)和第四PMOS晶体管(M2)构成，第二跨导增益级(gm2)是由第十六NMOS晶体管(M15)构成，其中，所述第二PMOS晶体管(Ml)和第四PMOS晶体管(M2)的源极共同依次通过第二 PMOS晶体管(MO I)和第一 PMOS晶体管(MOO)连接电源(VDD)，第一PMOS晶体管(MOO)的栅极连接第一偏置电压(Vbl)，第二PMOS晶体管(MOI)的栅极连接第二偏置电压(Vb2)，所述第二PMOS晶体管(Ml)的栅极连接电阻反馈回路(R)，第四PMOS晶体管(M2)的栅极连接基准电压(Vref)，第二PMOS晶体管(Ml)的漏极构成一路输出，第四PMOS晶体管(M2)的漏极构成两路输出，所述第二PMOS晶体管(Ml)的漏极和第七NMOS晶体管(M5)的源极共同连接第八NMOS晶体管(M3)的漏极，第八NMOS晶体管(M3)的源极接地，第四PMOS晶体管(M2)的漏极一路和第二有源反馈缓冲回路(D2)中构成跨导增益级(gma2)的第十一匪OS晶体管(M6)的源极共同连接第十二匪OS晶体管(M4)的漏极，另一路通过第二有源反馈缓冲回路(D2)中的第二电容(Cm2)连接到电压输出端(Vout)，第十二 NMOS晶体管(M4)的源极接地，第七NMOS晶体管(M5)的栅极和第^^一匪OS晶体管(M6)的栅极共同连接第三偏置电压(Vb3)，第十二 NMOS晶体管(M4)的栅极和第八NMOS晶体管(M3)的栅极共同连接第四偏置电压(Vb4)，第^^一WOS晶体管(M6)的漏极连接第十六匪OS晶体管(M15)的栅极，第^^一匪OS晶体管(M6)的漏极还依次通过第十PMOS晶体管(M8)和第九PMOS晶体管(MlO)连接电源(VDD)，第十PMOS晶体管(M8)的栅极接第二偏置电压(Vb2)，第九PMOS晶体管(MlO)的栅极和第七NMOS晶体管(M5)的漏极共同依次通过第一有源反馈缓冲回路(Dl)中的第一电阻(Rm)和第一电容(Cml)连接到电压输出端(Vout)，第七NMOS晶体管(M5)的漏极还通过第六PMOS晶体管(M7)连接第一有源反馈缓冲回路(Dl)中构成跨导增益级(gmal)的第五PMOS晶体管(M9)的漏极，第五PMOS晶体管(M9)的栅极通过第一有源反馈缓冲回路(DI)中的第一电阻(Rm)和第一电容(Cml)连接到电压输出端(Vout)，第五PMOS晶体管(M9)的源极连接电源(VDD)，第六PMOS晶体管(M7)的栅极连接第二偏置电压(Vb2)，第十六匪OS晶体管(M15)的源极接地，第十六匪OS晶体管(M15)的漏极连接第十五匪OS晶体管(M14)的源极，第十五NMOS晶体管(M14)的栅极连接第三偏置电压(Vb3)，第十五匪OS晶体管(M14)的漏极连接所述的功率晶体管回路(B)以及依次通过第十四PMOS晶体管(M13)和第十三PMOS晶体管(Mil)连接电源(VDD)，第十四PMOS晶体管(M13)的栅极连接第二偏置电压(Vb2)，第十三PMOS晶体管(Mil)的栅极连接所述的功率晶体管回路(B)。3.根据权利要求1所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的功率晶体管回路(B)包括有第十七PMOS晶体管(MP)和第五电容(Cgd)，其中，第十七PMOS晶体管(MP)的栅极和第五电容(Cgd)的一端共同连接第十三PMOS晶体管(Mll)的栅极和第十五NMOS晶体管(M14)的漏极，第十七PMOS晶体管(MP)的源极连接电源(VDD)，第十七PMOS晶体管(MP)的漏极和第五电容(Cgd)的另一端共同连接到电压输出端(Vout)。4.根据权利要求1所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的电阻反馈回路(R)是由第一等效电阻(Rfl)和第二等效电阻(Rf2)串联构成，其中，第一等效电阻(RH)和第二等效电阻(Rf2)相连接的端构成反馈端连接第一跨导增益输入级(gml)中的第二 PMOS晶体管(Ml)的栅极，第一等效电阻(Rf!)的另一端连接到电压输出端(Vout)，第二等效电阻(Rf2)的另一端接地。5.根据权利要求4所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的第一等效电阻(Rf I)包括有第十八PMOS晶体管(M16)、第十九PMOS晶体管(M17)和第二十PMOS晶体管(M18)，其中，第十八PMOS晶体管(M16)的源极连接到电压输出端(Vout)，第十八PMOS晶体管(M16)的栅极和漏极共同连接第十九PMOS晶体管(M17)的源极，第十九PMOS晶体管(M17)的栅极和漏极共同连接第二十PMOS晶体管(M18)的源极，第二十PMOS晶体管(M18)的栅极和漏极共同连接第二等效电阻(Rf2)。6.根据权利要求4所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的第二等效电阻(Rf2)包括有第二 ^^一PMOS晶体管(M19)、第二十二 PMOS晶体管(M20)和第二十三PMOS晶体管(M21)，其中，第二^^一PMOS晶体管(M19)的源极连接第一等效电阻(Rfl)，第二^^一PMOS晶体管(M19)的栅极和漏极共同连接第二十二PMOS晶体管(M20)的源极，第二十二PMOS晶体管(M20)的栅极和漏极共同连接第二十三PMOS晶体管(M21)的源极，第二十三PMOS晶体管(M21)的栅极和漏极共同接地。
【专利摘要】一种适用于电源管理的低静态电流和驱动大负载的LDO电路，第一跨导增益输入级的一个输入端连接基准电压，另一个输入端连接电阻反馈回路，第一跨导增益输入级的输出端分三路，一路连接第二跨导增益级的输入端，一路连接第一有源反馈缓冲回路，第三路连接第二有源反馈缓冲回路，第二跨导增益级的输出端连接功率晶体管回路，第一有源反馈缓冲回路的输出端、第二有源反馈缓冲回路的输出端和功率晶体管回路输出端均连接至电压输出端，功率晶体管回路的电源输入端连接电源，电阻反馈回路的一端连接至电压输出端，另一端接地，电压输出端还分别通过第二电阻与第三电容的串联接地，通过第四电容接地。本实用新型可以实现从两级结构到三级结构的转换，保持环路稳定。
【IPC分类】G05F1/565
【公开号】CN205263698
【申请号】CN201521138924
【发明人】肖夏, 张庚宇, 徐江涛, 聂凯明
【申请人】天津大学
【公开日】2016年5月25日
【申请日】2015年12月29日