基于fpga的叠加计算装置的制造方法
【专利摘要】一种基于FPGA的叠加计算装置,它具有对对电路进行控制的FPGA电路；显示电路，该电路的输入端接FPGA电路的输出端；开关电路，该电路的输出端接FPGA电路的输入端；Flash电路，该电路与FPGA电路相连；通信电路，该电路与FPGA电路相连。该装置设计合理、电路简单、集成度高、外围元件少、具有多种对外通信接口便于与外围设备互连，可应用于实验室叠加计算装置。
【专利说明】
基于FPGA的叠加计算装置
技术领域
[0001]本实用新型属于计算装置或电路技术领域，具体涉及到基于FPGA的叠加计算装置。
【背景技术】
[0002]现代生产工艺的发展使得现场可编程门陈列FPGA的成本越来越低，在实际使用中，FPGA具有灵活可配置的特点，现代科学技术对数据处理的要求越来越高:数据传输快，数据运算精度高，数据算法执行效率优等。优化算法就显得尤为重要。学生实践中，经常会碰到到数据的叠加计算。当前，对于叠加计算实验平台大多是由MCU和DSP来实现的。这两种叠加计算实验装置存在以下不足:数据精度差，处理速度慢，对于MCU实现叠加计算来说;成本较高，电路复杂，效率不高，对于DSP实现叠加计算来说;计算速度慢，都需要控制器参与，由软件程序实现叠加计算；
【发明内容】
[0003]本实用新型所要解决的技术问题在于克服上述叠加计算装置的不足，提供一种设计合理、电路简单、低成本、外围元件少、具有多种对外通信接口便于与外围设备互连的基于FPGA的叠加计算装置。
[0004]解决上述技术问题采用的技术方案是:它具有:对电路进行控制的FPGA电路;显示电路，该电路的输入端接FPGA电路的输出端;开关电路，该电路的输出端接FPGA电路的输入端;Flash电路，该电路与FPGA电路相连;通信电路，该电路与FPGA电路相连。
[0005]本实用新型的Flash电路为:集成电路U5的2脚、6脚、I脚、5脚依次接集成电路U4的F6脚、B7脚、F8脚、E8脚、电源端接3V电源、地端接地;集成电路U5的型号为EPCS16。
[0006]本实用新型的FPGA电路为:集成电路U4的C15脚、F13脚、Gll脚、D15脚、D16脚、F14脚、A9脚、F15脚、F16脚、C16脚、G15脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、B1脚、Al 5脚、Fl I脚、C14脚、D3脚接通信电路，集成电路U4的Cll脚、BI I脚、All脚、B12脚、A12脚、ElO脚、Ell脚、B14脚、A14脚、B13脚、A13脚、D12脚、Dll脚接显示电路，集成电路U4的D5脚、B4脚、A4脚、B5脚、A2脚、A5脚接开关电路，集成电路U4的F6脚、B7脚、F8脚、E8脚接Flash电路，集成电路U4的E15脚接晶振Yl的4脚、D13脚和N4脚接Al.2V电源、L5脚和F12脚接2.5V电源、地端接地，集成电路U4的H4脚、J4脚、H3脚、J5脚、Hl 3脚、Hl 2脚、Gl 2脚、J3脚、Hl脚、Hl 4脚、H5脚、F4脚依次接连接器J3的13脚?2脚，集成电路U4的K7脚、Hl I脚、H6脚、Gl O脚、G9脚、G8脚、G7脚、G6脚接1.2V电源，集成电路U4的E3脚、K3脚、M3脚、P4脚、P7脚、TI脚、PlO脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、ClO脚、C13脚、Al脚、C4脚、C7脚接3V电源，晶振Yl的电源端接3 V电源、地端接地，连接器J3DE I脚接地;集成电路U4的型号为EP4CE1F17C8，晶振YI的型号为JHY50M。
[0007]由于本实用新型采用集成电路U4为FPGA芯片，产生串口的时序控制逻辑、CAN通信的时序控制逻辑、LCD液晶显示的时序控制逻辑、按键输入数据的时序控制逻辑、叠加计算的时序控制逻辑，当串口外设发送计算数据时:信号从集成电路U2输入集成电路U4，集成电路U4启动叠加计算的时序控制逻辑，从存储器中读出参加计算的数据，在叠加计算的时序控制逻辑中，完成叠加计算，并输入到液晶显示屏；当CAN外设发送计算数据时:信号从集成电路U3输入到集成电路U4，集成电路U4读取数据，进行叠加计算，并将计算的结果，发送到液晶显示屏上；当通过按键输入计算数据时，信号从开关电路输入数据，与此同时，集成电路U4启动按键输入数据的时序控制逻辑，确定参加计算的数据，进行叠加计算，并将计算的结果，发送到液晶显示屏上，该装置设计合理、电路简单、集成度高、外围元件少、具有多种对外通信接口便于与外围设备互连，可应用于实验室叠加计算装置。
【附图说明】
[0008]图1是本实用新型电气原理方框图。
[0009]图2是图1中FPGA电路和Flash电路的电子线路原理图。
[0010]图3是图1中通信电路和开关电路以及显示电路的电子线路原理图。
【具体实施方式】
[0011]下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。
[0012]实施例1
[0013]在图1中，本实用新型基于FPGA的叠加计算装置由FPGA电路、通信电路、显示电路、开关电路、FI ash电路连接构成，FPGA电路的输出端接显示电路的输入端，通信电路与FPGA电路相连，开关电路的输出端接FPGA电路的输入端，Flash电路与FPGA电路相连。
[0014]在图2中，本实施例的FPGA电路由集成电路U4、晶振Yl、连接器J3连接构成，集成电路U4的型号为EP4CE10F17C8，晶振Yl的型号为JHY50M。集成电路U4的C15脚、F13脚、Gll脚、D15 脚、D16 脚、F14 脚、A9 脚、F15 脚、F16 脚、C16 脚、G15 脚、G16 脚、B9 脚、B16 脚、E9 脚、D9 脚、C9脚、BlO脚、A15脚、Fll脚、C14脚、D3脚接通信电路，集成电路U4的Cll脚、Bll脚、All脚、B12脚、A12脚、ElO脚、Ell脚、B14脚、A14脚、B13脚、A13脚、D12脚、Dll脚接显示电路，集成电路U4的D5脚、B4脚、A4脚、B5脚、A2脚、A5脚接开关电路，集成电路U4的F6脚、B7脚、F8脚、E8脚接Flash电路，集成电路U4的E15脚接晶振Yl的4脚、D13脚和N4脚接A1.2V电源、L5脚和F12脚接
2.5V电源、地端接地，集成电路U4的H4脚、J4脚、H3脚、J5脚、Hl3脚、Hl2脚、Gl2脚、J3脚、Hl脚、H14脚、H5脚、F4脚依次接连接器J3的13脚?2脚，集成电路U4的K7脚、!111脚、!16脚、610脚、G9脚、G8脚、G7脚、G6脚接1.2V电源，集成电路U4的E3脚、K3脚、M3脚、P4脚、P7脚、Tl脚、PlO 脚、P13 脚、T16 脚、K14 脚、M14 脚、E14 脚、G14 脚、A16 脚、ClO 脚、C13 脚、Al 脚、C4 脚、C7 脚接3V电源，晶振Yl的电源端接3V电源、地端接地，连接器J3DE I脚接地。
[0015]在图2中，本实施例的Flash电路由集成电路U5构成，集成电路U5的型号为EPCS16。集成电路U5的2脚、6脚、I脚、5脚依次接集成电路U4的F6脚、B7脚、F8脚、E8脚、电源端接3V电源、地端接地。
[0016]在图3中，本实施例的通信电路由集成电路Ul?集成电路U3、电阻R3、电阻R4、电容Cl?电容C4、连接器J1、连接器J2连接构成，集成电路Ul的型号为SJA1000、集成电路U2的型号为SP3223、集成电路U3的型号为PCA82C250。集成电路Ul的23脚?28脚、I脚?12脚、16脚、17脚依次接集成电路U4的C15脚、F13脚、Gll脚、D15脚、D16脚、F14脚、A9脚、F15脚、F16脚、C16脚、G15脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、BlO脚、A15脚、Fll脚，集成电路Ul的13脚接集成电路U3的I脚、19脚接集成电路U3的4脚、22脚和18脚接3V电源、21脚和15脚接地，集成电路U2的2脚接电容C2的一端、4脚接电容C2的另一端、5脚接电容C4的一端、6脚接电容C4的另一端、13脚接集成电路U2的C14脚、15脚接集成电路U2的D3脚、3脚接电容Cl的一端、7脚接电容C3的一端、17脚接连接器脚的2脚、16脚接连接器J2的3脚、19脚接3V电源、14脚和I脚以及18脚接地，电容Cl和电容C3的另一端接地，连接器J2的I脚接地，集成电路U3的8脚通过电阻R3接地、7脚接电阻R4的一端和连接器Jl的I脚、6脚接电阻R4的另一端和连接器Jl的2脚、3脚接5V电源、2脚接地。
[0017]在图3中，本实施例的开关电路由电阻R5?电阻R10、开关SWl?开关SW6连接构成。开关SWl的一端通过电阻R5接3V电源并接集成电路U4的D5脚、另一端接地，开关SW2的一端通过电阻R56接3V电源并接集成电路U4的B4脚、另一端接地，开关SW3的一端通过电阻R7接3V电源并接集成电路U4的A4脚、另一端接地，开关SW4的一端通过电阻R8接3V电源并接集成电路U4的B5脚、另一端接地，开关SW5的一端通过电阻R9接3V电源并接集成电路U4的A2脚、另一端接地，开关SW6的一端通过电阻RlO接3V电源并接集成电路U4的A5脚、另一端接地。[00?8] 在图3中，本实施例的显示电路由电阻Rl、电阻R2、液晶显示屏连接构成，液晶显示屏的型号为LCD12864。液晶显示屏的4脚?17脚依次接集成电路U4的Cll脚、Bll脚、All脚、B12脚、A12脚、ElO脚、Ell脚、B14脚、A14脚、B13脚、A13脚、D12脚、Dll脚，液晶显示屏的18脚通过电阻Rl和电阻R2接3V电源、16脚通过电阻R2接3V电源、19脚和2脚接3V电源、I脚和20脚接地。
[0019]本实用新型的工作原理如下:
[0020]系统上电，集成电路U4开始初始化，产生串口的时序控制逻辑、CAN通信的时序控制逻辑、LCD液晶显示的时序控制逻辑、按键输入数据的时序控制逻辑、叠加计算的时序控制逻辑。
[0021]当串口外设发送计算数据时，信号从连接器J2的3脚输出，输入到集成电路U2的16脚。集成电路U2实现电平变换。经过集成电路U2处理，信号从集成电路U2的15脚输出，输入到集成电路U4的D3脚，集成电路U3启动串口的时序控制逻辑，接收计算的数据信息，存入内部存储器中，然后，集成电路U4启动叠加计算的时序控制逻辑，从存储器中读出参加计算的数据，在叠加计算的时序控制逻辑中，完成叠加计算。由LCD液晶显示的时序控制逻辑，信号从集成电路U4的Cll脚、Bll脚、All脚、B12脚、A12脚、ElO脚、Ell脚、B14脚、A14脚、B13脚、A13脚、D12脚、Dll脚输入到液晶显示屏，将叠加计算的结果显示出来。
[0022]当CAN外设发送计算数据时，信号从连接器Jl的I脚、2脚输入，经过集成电路U3的处理，从集成电路U3的I脚、4脚输出，输入到集成电路Ul的内部缓冲区，并产生中断，通知控制器读取数据。其中，中断信号从集成电路Ul的16脚输出，数据信号从集成电路Ul的23脚?28脚、I脚?12脚输出，输入到集成电路U4。由集成电路U4读取数据，进行叠加计算，并将计算的结果，发送到液晶显示屏上。
[0023]当通过按键输入计算数据时，信号从开关SWl?开关SW6输入数据，与此同时，集成电路U4启动按键输入数据的时序控制逻辑，确定参加计算的数据，进行叠加计算，并将计算的结果，发送到液晶显示屏上。
【主权项】
1.一种基于FPGA的叠加计算装置，其特征在于它具有: 对电路进行控制的FPGA电路； 显示电路，该电路的输入端接FPGA电路的输出端； 开关电路，该电路的输出端接FPGA电路的输入端； Fl ash电路，该电路与FPGA电路相连； 通信电路，该电路与FPGA电路相连。2.根据权利要求1所述的基于FPGA的叠加计算装置，其特征在于所述的Flash电路为:集成电路U5的2脚、6脚、I脚、5脚依次接集成电路U4的F6脚、B7脚、F8脚、E8脚、电源端接3V电源、地端接地;集成电路U5的型号为EPCS16。3.根据权利要求1所述的基于FPGA的叠加计算装置，其特征在于所述的FPGA电路为:集成电路U4的C15脚、F13脚、611脚、015脚、016脚小14脚)9脚、？15脚、？16脚、(:16脚、615脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、B1脚、A15脚、F11脚、C14脚、D3脚接通信电路，集成电路 U4的(:11脚、811脚)11脚、812脚)12脚410脚411脚、814脚)14脚、813脚)13脚、012脚、Dll脚接显示电路，集成电路U4的D5脚、B4脚、A4脚、B5脚、A2脚、A5脚接开关电路，集成电路U4的F6脚、B7脚、F8脚、E8脚接Flash电路，集成电路U4的E15脚接晶振Yl的4脚、D13脚和N4脚接Al.2V电源、L5脚和Fl2脚接2.5V电源、地端接地，集成电路U4的H4脚、J4脚、H3脚、J5脚、H13脚、H12脚、G12脚、J3脚、Hl脚、H14脚、H5脚、F4脚依次接连接器J3的13脚?2脚，集成电路U4的K7脚、Hll脚、H6脚、GlO脚、G9脚、G8脚、G7脚、G6脚接1.2V电源，集成电路U4的E3脚、K3脚、M3脚、P4脚、P7脚、TI 脚、P1脚、P13脚、T16脚、K14脚、Ml 4脚、E14脚、G14脚、A16脚、C1脚、C13脚、Al脚、C4脚、C7脚接3V电源，晶振Yl的电源端接3V电源、地端接地，连接器J3DE I脚接地;集成电路U4的型号为EP4CE1F17C8，晶振YI的型号为JHY50M。
【文档编号】G05B19/042GK205594386SQ201620388070
【公开日】2016年9月21日
【申请日】2016年4月29日
【发明人】王国章, 任立庆, 折海成
【申请人】榆林学院