专利名称：一种运用在无线加解密运算的硬件加速装置的制作方法
技术领域：
本发明涉及一种运用在无线加解密运算的硬件加速装置，特别是一种用来减少空闲(idle)状况发生的硬件加速装置。
背景技术：
近年来，随着无线通信科技的进步，各式各样的数字移动产品诸如手机、笔记型计算机、PDA实现了人类无线通信的愿望，除了摆脱传统有线电话的束缚，让使用者更自由，也使人与人间的距离更近。
然而，无线网络是利用广播(broadcast)方式在空间中传递。也就是说，只要有心，任何人都可以在空间中撷取到传输信号，得知传输内容，进而从事伪冒、窜改等危害网络安全的攻击行为。特别是针对要求传输安全的电子商务或是机密文件的应用，更会造成极大的伤害。因此，无线传输信号都必需经过加密(encryption)，以确保传输的安全。因此，美国电机电子工程学会(Institute of Electrical and Electronics Engineers，IEEE)，为了加强无线局域网络(wireless LAN，WLAN)的数据传输安全，特别制订了一加密标准IEEE 802.11i CCMP(Counter-Mode/CBC-MAC Protect)。CCMP是采用CCM(Counter-Mode with Cipher-Block Chaining Message AuthenticationCode，Counter-Mode with CBC-MAC)模式去控制先进加密标准(AdvanceEncryption Standard，AES)。
请参阅图1，此为CCMP的装置图。CCM控制逻辑接收传输数据，依照标准加密步骤，利用AES加密单元来完成消息完整性检查(message integritycheck，MIC)及编解碼的运算。为加快运算速度，传统的硬件设计上，一般会以两个AES加密单元各自进行MIC运算及编译码运算。并请参阅图2，此为一分组需要MIC运算及编解碼运算的分部说明图。无线传输时以分组为传输单位，每个分组可分为两个部分初始区及报头(header)部分与承载(payload)部分，在初始区及报头部分中，初始区为16个字节(byte)，用以通知并初始化；报头32个字节，用来储存传输时的必要信息及句柄；承载部分则为真正用来传输数据的部分，在无线传输中，为降低数据错误率(error rate)，一般承载部分的长度N不会太大。对于消息完整性而言，消息完整性检查目的在于避免消息遭到窜改或是部分被删除，因此完整性输入信号70必需包括初始区及报头及承载两部分，以确保消息完整性。而对防止他人窥知数据而言，报头部分因为不带有所传递的数据，因此加解密输入信号72只需包括承载部分及所得MIC信息即可。
综上所述，在传统装置中，会将整个完整性输入信70送入第一AES加密单元1a，以求得MIC值，将包括承载部分及所得的MIC值的加解密输入信号72输入到第二AES加密单元1b，以完成加密流程。通常会以16个字节(128个比特)为当单位，依先后顺序输入AES加密单元。然而，并不是所有时间两个AES加密单元都在运行，因此会有AES加密单元会出现空闲(idle)的现象，造成效能浪费。在加解密的过程中，由于运算相当复杂，瓶颈步骤通常是加解密处理步骤，因此为加快速度，必须避免空闲的现象。
发明内容
本发明的主要目的是提供一种硬件加速装置，可以减少空闲(idle)，增加运算的效率。
为达上述目的，本发明提供的运用在无线加解密运算的硬件加速装置包括复数个运算单元，每一运算单元独立完成一指定运算，所述运算单元包括一数据接收装置，其两个输入分别为接收外部一数据信号的一第一输入与接收其它运算单元的一支持信号的一第二输入，当工作模式为普通模式时，输出该第一输入，当工作模式为加速模式时，输出该第二输入；及一运算装置，耦接该数据接收装置，将由数据接收装置所输出的数据进行处理后输出；以及一控制单元，耦接每一个运算单元，使空闲的运算单元协助运作中的运算单元处理数据，所述控制单元包括一控制装置，耦接每一处理单元的该数据接收装置，发送一控制信号，以改变工作模式；及一整合装置，耦接每一处理单元的该运算装置及该控制装置，整合工作模式为加速模式的处理单元的该运算装置的输出。
为了便于进一步理解本发明的特征、目的及功能，下面结合附图以具体实例对本发明进行详细说明。
图1是CCMP的装置图；图2是分组需要MIC运算及编解碼运算的分部说明图；图3是本发明的配置图；图4是本发明的一具体实施例。
附图标记说明1-运算单元；1a-第一AES运算单元；1b-第二AES运算单元；10-数据信号；12-数据接收装置；121-第一输入；122-第二输入；13-支持信号；14-运算装置；2-控制单元；20-控制信号；26-控制装置；28-整合装置；70-完整性输入信号；72-加解密输入信号。
具体实施例方式
图3是本发明的架构图。本发明的精神在于利用空闲的处理单元支持运行中的处理单元处理数据。因此，本发明包括复数个运算单元1，每一运算单元1可独立完成一指定运算，如加密、认证或是其它的算数逻辑运算，每一运算单元1包括一数据接收装置12，数据接收12装置有两个输入，分别为接收外部一数据信号10的第一输入121与接收其它运算单元的支持信号13的第二输入122，当工作模式为普通模式时，以第一输入121为输出，当工作模式为加速模式时，以第二输入122为输出。数据接收装置12可以利用一多任务器实现。此外每个数据接收装置也互相连接，以传递支持信号13到其它运算单元；及一运算装置14，耦接该数据接收装置12，将由数据接收装置21所输出的数据进行如算数逻辑运算等处理后输出；以及一控制单元2，耦接每一个运算单元1，使空闲的运算单元1能够支持运算，以协助运作中的运算单元1处理数据，该控制单元包括一控制装置26，耦接每一处理单元1的该数据接收装置，发送一控制信号20，以改变工作模式；及一整合装置28，耦接每一处理单元的该运算装置26及该控制装置26，将工作模式为加速模式的处理单元1所输出的信号加以整合，也就是将交由其它运算单元1处理的结果与运算中运算单元1处理的结果，加以整合。
图4是本发明的一具体实施例。这是一个运用在CCMP安全协定的实施例。在本实施例中，包括两个AES加密单元1a、1b，每个AES加密单元的输入是128比特，但是在一个单位时间内，AES加密单元每次只能处理32比特，因此需要一个双字组选择逻辑(double word select ion logic)将一个128位的输入分成四个32比特的输入，以逐次处理。因此，在这个实施例中，数据接收装置12就是双字组选择逻。控制单元2监测两个运算单元1a、1b的运作状况，当检测到第二AES运算单元1b空闲时，控制单元2的控制装置26就将一控制信号20送入第二AES运算单元1b，将工作模式由普通模式改成加速模式，以协助工作中的第一运算单元1a加速运算。此时，第一AES运算单元1a就可以把支持信号13从双字组选择逻辑送到加速模式的第二AES单元1b。支持信号13的传送除可运算单元间另外架构数据传输线，利用该数据传输线传递外，也可以经由控制装置26转送。本实施例中，运算单元1间的支持信号13是利用控制装置26转送，所以不需增加其它线路。当第二AES运算单元1b接收由工作中的运算单元送来的支持信号13后，开始以加速模式对支持信号13进行加解密运算，所得到的结果，需汇整到整合装置28，由整合装置28根据控制装置26的控制信号20，将处于加速模式的第二AES运算单元1b的输出与第一AES运算单元1a的输出作一整合性的处理后，方能输出。本实施例中，整合装置28可直接跨接该运算装置，以直接的取得输出，并且也不影响普通模式时的输出。
综上所述，一个128bit的数据会被分成4个32bit的输入，在第二AES运算比特1b空闲时，可以将其中两个32bit的输入交由该第二AES运算比特1b处理，以增进效率及加快处理时间。由于加解密的运算相当繁复，目前的标准作法是一个输入要在AES加密单元运算十次才会输出，因此本发明的作法实际上可以节省许多运算时间。本发明除了以32bit的数据为单位外，也可以一帧(frame)或是其它为单位输入空闲的运算单元以增加运算效率。
以上所述仅为本发明的较佳实施例，不能以此限制本发明的范围。凡依本发明权利要求所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围的，都应视为本发明的进一步实施。
权利要求
1.一种运用在无线加解密运算的硬件加速装置，包括复数个运算单元，每一运算单元独立完成一指定运算，所述运算单元包括一数据接收装置，其两个输入分别为接收外部一数据信号的一第一输入与接收其它运算单元的一支持信号的一第二输入，当工作模式为普通模式时，输出该第一输入，当工作模式为加速模式时，输出该第二输入；及一运算装置，耦接该数据接收装置，将由数据接收装置所输出的数据进行处理后输出；以及一控制单元，耦接每一个运算单元，使空闲的运算单元协助运作中的运算单元处理数据，所述控制单元包括一控制装置，耦接每一处理单元的该数据接收装置，发送一控制信号，以改变工作模式；及一整合装置，耦接每一处理单元的该运算装置及该控制装置，整合工作模式为加速模式的处理单元的该运算装置的输出。
2.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该数据接收装置为一多任务器。
3.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该数据接收装置为一双字组选择逻辑(double word selection logic)。
4.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该运算单元可为先进加密标准(Advance Encryption Standard，AES)的运算单元，该指定运算为AES运算。
5.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该加速装置包括两个AES的运算单元。
6.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该控制装置还连接到每一个处理单元的运算装置，以确认该运算装置是否为空闲状态。
7.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该控制装置转送数据。
8.如权利要求1所述的运用在无线加解密运算的硬件加速装置，其中该整合装置跨接该运算装置的输出。
全文摘要
本发明公开了一种运用在无线加解密运算的硬件加速装置，包括复数个运算单元，每一运算单元可独立完成一指定运算，该运算单元包括一数据接收装置，其两个输入分别为接收外部一数据信号的一第一输入与接收其它运算单元的一支持信号的一第二输入，当工作模式为普通模式时，输出该第一输入，当工作模式为加速模式时，输出该第二输入；及一运算装置，耦接该数据接收装置，将由数据接收装置所输出的数据进行处理后输出；以及一控制单元，耦接每一个运算单元，使空闲的运算单元协助运作中的运算单元处理数据，该运算单元包括一控制装置，耦接每一处理单元的该数据接收装置，发送一控制信号，以改变工作模式；及一整合装置，耦接每一处理单元的该运算装置及该控制装置，整合工作模式为加速模式处理单元的该运算装置的输出。
文档编号G06F9/28GK1567183SQ0314809
公开日2005年1月19日 申请日期2003年7月2日 优先权日2003年7月2日
发明者张志鹏, 赖明祥 申请人:扬智科技股份有限公司