专利名称：具有可编程优先级的中断结构且每个优先级与不同的寄存器组相关联的微控制器的制作方法
技术领域：
本发明涉及处理器体系结构领域并且尤其涉及供微控制器使用的数据寄存器体系结构领域。
典型情况下程序数据流存储在存储电路中，其中，在特定例程的程序数据内所编码的指令由处理器执行，当出现中断时，一个程序流中断另一个程序流的执行。构成每个程序流的多个指令被存储在存储电路中的具体单元处。程序流指令使处理器能够执行各种任务。典型情况下，来自每个程序流的指令被每次一个地顺次获取并处理。
当处理来自程序流的指令时，处理器利用程序寄存器。这些寄存器是所述处理器内的存储单元，所述存储单元支持由微处理器的超高速直接访问。例如，一些操作特别用于直接处理在寄存器内的数据。从存储电路所读取的程序流数据被存储在这些寄存器中，并且处理器对在其中所存储的值执行逻辑和算术运算。当第一程序流的执行被另一第二程序流中断时，典型情况下，对应于所述第一程序流的程序寄存器内容被存储在其它地方以便使中断程序能够利用相同的程序寄存器组。一旦中断程序——第二程序流——已经完成其指令序列，那么对应于第一程序流的程序寄存器内容就被还原，并且所述第一程序流在出现中断的随后的程序计数器处恢复执行。因而，典型情况下，在服务中断的第二程序流之前，保存对应于第一程序流的所有信息。
当然，利用这种系统，必须保证在第一程序流恢复执行之前还原所有被中断的程序流参数。如果在此转送期间出现中断，那么可能无法存储或还原所有数据。如果没能无差错地存储程序寄存器内容及其它临界的第一程序流数据，那么处理器没办法得知被还原到寄存器的第一程序流数据是否被破坏。为了确保所有的第一程序流数据被转送，中断任务必须等待直到完成还原过程，所述还原过程浪费了宝贵的处理时间并且导致增加了功率消耗。
因此有这种需要，即，在不存储并还原被中断的程序流的临界数据的情况下，能够使处理中断的程序流便于进行。因此本发明的目的在于提供一种系统，能够便于在不存储并还原被中断的程序流的临界数据的情况下，执行中断的程序流。
发明内容
依照本发明，提供了一种系统，包括处理器；多个寄存器存储体块；和寄存器存储体块译码器电路，用于激活多个寄存器存储体块中当且仅当的一个，所述寄存器存储体块译码器电路对中断事件操作做出响应，以便选择多个寄存器存储体块之一来激活，其中，不同的中断事件操作导致选择多个寄存器存储体块中不同的寄存器存储体块。
依照本发明，提供了一种在数据处理系统中切换处理资源的方法，包括步骤提供多个寄存器存储体块；利用来自多个寄存器存储体块的第一寄存器存储体块来处理数据；接收用于启动中断事件的中断请求；确定是否满足所述中断请求，并且，如果是的话，那么从多个寄存器存储体块选择第二寄存器存储体块，所选择的第二寄存器存储体块与所述第一寄存器存储体块相隔离；并且，利用来自多个寄存器存储体块的所述第二寄存器存储体块来处理数据。
依照本发明，提供了一种其上存储有数据的存储介质，所述数据用于实现处理系统，包括第一指令数据，用于提供多个寄存器存储体块；和第二指令数据，用于提供寄存器存储体块译码器电路以便激活隔离的多个寄存器存储体块之一，所述寄存器存储体块译码器电路对中断事件操作做出响应，以便选择多个寄存器存储体块之一来激活，其中，不同的中断事件操作导致选择多个寄存器存储体块中不同的寄存器存储体块。
现在将结合下列附图来描述本发明的示例性实施例，其中
图1依照本发明第一实施例按照高级示了超大规模集成电路(very large scale integration，VLSI)外围总线桥(VPB桥)。
图2按照低级示了在图1中所示出的VLSI外围总线桥(VPB桥)，其示出了构成VPB桥的电路块；图3图示了四个8位寄存器，例如Bank0寄存器VPBD0到VPBD3；图4图示了调试存储体选择(Debug Bank Select，DBSEL)寄存器，其中，提供DBSEL寄存器以便提高调试VPB数据寄存器存储体的可见性；图5图示了在VPB桥内使用的特殊函数寄存器(special functionregister，SFR)块的高级图；图6图示了寄存器存储体块，包括了例如对应于Bank0到Bank5的寄存器VPBD0到VPBD5之类的六个8位数据寄存器以及输入数据多路复用器(MUX)；图7图示了包括VPB数据寄存器存储体译码器的寄存器存储体译码器电路；图8图示了用于译码ic_pri_top信号以便产生寄存器存储体选择信号的地址译码器电路；图9图示了用于产生pnres、pstb和pwrite控制信号的VPB桥控制块电路；图10图示了VPB桥状态机图；和，图11图示了用于示出事件序列的流程图，所述事件出现时使用VPB桥来执行程序流。
图1依照本发明第一实施例按照高级示了超大规模集成电路(very large scale integration，VLSI)外围总线桥(VPB桥)100。处理器180或微控制器被耦合到VPB桥100以及存储电路182，所述存储电路182采用随机存取存储器(RAM)或外部高数据存储器(high data memory，HDATA)的形式。放置在处理器内的是多个通用的特殊函数寄存器(GSFR)，所述特殊函数寄存器放置在通用的特殊函数寄存器(GSFR)块181内。在VPB桥上提供了第一多个输入端口用于接收输入信号，并且在VPB桥上提供了第二多个输出端口用于提供输出信号。表1图示了往返于VPB桥100所提供的输入和输出信号。
如图1所图示，两个外围装置191和192被连接到32位外围数据输出总线pdo[31:0]152以及32位外围数据输入总线pdi[31:0]151。向第一外围装置191上的使能端口提供外围0选择信号psel0，并且向第二外围装置192上的使能端口提供外围1选择信号psel1。在表1中所列出的外围选择信号psel0到psel31用来有选择地启用和禁止外围装置191和192。在表1中总结了被提供往返于VPB桥100的输入和输出信号。
表1.被提供往返于VPB桥输入和输出信号尽管在表1中只列出了32个VPB外围装置选择信号，然而VPB桥并不只局限于32个外围装置选择信号，外围装置选择信号的数目与设计选择有关。
图2图示了在图1中所示出的VPB桥100的低级图。VPB桥100能够把采用8位输出多路复用器(MUX)111、112、113和114形式的多个输出切换电路对接到32位外围数据输出总线pdo[31:0]，所述32位外围数据输出总线pdo[31:0]耦合到外围装置191和192以便向其提供32位输出信号。第一输出MUX 111提供了第一组8个数据输出位pdo[7:0]，第二输出MUX 112提供了第二组8个数据输出位pdo[15:8]，第三输出MUX 113提供了第三组8个数据输出位pdo[23:16]，并且第四输出MUX 114提供了第四组8个数据输出位pdo[31:24]。第一到第四组8位数据输出信号构成向32位外围装置提供的32位数据输出信号。同样，外围装置向外围数据输入总线上的桥100提供了32位输出信号pdi[31:0]。第一组8位输入信号pdi[7:0]被提供到第一输入MUX 131的输入端口，第二组8位输入信号pdi[15:8]被提供到第二输入MUX 132的输入端口，第三组8位输入信号pdi[23:16]被提供到第三输入MUX 133的输入端口，并且第四组8位输入信号pdi[31:24]被提供到第四输入MUX 134的输入端口。
属于多个寄存器存储体块Bank0到Bank5的第一组六个8位寄存器120a到125a被耦合到以第一输入MUX 131形式的第一输入切换电路的六个8位输出端口和第一输出MUX 111的六个8位输入端口之间。此第一组寄存器用于存储从外围数据输入总线所接收的8位数据pdi[7:0]。
属于多个寄存器存储体块Bank0到Bank5的第二组六个8位寄存器120b到125b被耦合到以第二输入MUX 132形式的第二切换电路的六个8位输出端口和第二输出MUX 112的六个8位输入端口之间。此第二组寄存器用于存储从外围数据输入总线所接收的8位数据pdi[15:8]。
属于多个寄存器存储体块Bank0到Bank5的第三组六个8位寄存器120c到125c被耦合到以第三输入MUX 133形式的第三输入切换电路的六个8位输出端口和第三输出MUX 113的六个8位输入端口之间。此第三组寄存器用于存储从外围数据输入总线所接收的8位数据pdi[23:16]。
属于多个寄存器存储体块Bank0到Bank5的第四组六个8位寄存器120d到125d被耦合到以第四输入MUX 134形式的第四输入切换电路的六个8位输出端口和第四输出MUX 114的六个8位输入端口之间。此第四组寄存器用于存储从外围数据输入总线所接收的8位数据pdi[31:24]。寄存器120a、120b、120c和120d形成来自多个寄存器存储体块的第一寄存器存储体块120。寄存器121a、121b、121c和121d形成来自多个寄存器存储体块的第二寄存器存储体块121。寄存器122a、122b、122c和122d形成来自多个寄存器存储体块的第三寄存器存储体块122。寄存器123a、123b、123c和123d形成来自多个寄存器存储体块的第四寄存器存储体块123。寄存器124a、124b、124c和124d形成来自多个寄存器存储体块的第五寄存器存储体块124。寄存器125a、125b、125c和125d形成来自多个寄存器存储体块的第六寄存器存储体块125。
图3图示了四个8位寄存器，例如Bank0寄存器VPBD0到VPBD3，120a到120d。这些寄存器能够使8位数据转送到输出MUX 111、112、113和114的输入端口，并且能够使32位数据转送到连接到其输出端口的外围装置。在输出MUX输出端口侧上读取或写入32位数据分别在8位读取或写入操作的4个步骤中执行。图4图示了调试存储体选择(DBSEL)寄存器150，其中提供DBSEL寄存器150以便提高调试VPB数据寄存器存储体Bank0到Bank5的可见性。优选地是，当调试中断有效时此寄存器被读取和写入。
图5图示了在VPB桥100内使用的特殊函数寄存器(SFR)块501的高级图。SFR块501用于实现在寄存器存储体Bank0到Bank5内所使用的VPBD0、VPBD1、VPBD2、VPBD3寄存器。另外，SFR块501用于实现DBSEL寄存器150。表2图示了向SFR块501提供的输入和输出信号。
表2.被提供往返于SFR块的输入和输出信号输入端口502用于接收数据寄存器存储体选择信号以便选择要激活的寄存器存储体从而对其进行访问。放置在SFR块501内的是第一到第四输入MUX 131到134、第一到第四寄存器存储体和第一到第四输出MUX 111到114。
图6图示了寄存器存储体块601，包括，例如对应于Bank0到Bank5的寄存器VPBD0到VPBD5之类的六个8位数据寄存器以及输入数据MUX131(图2)；在VPB桥100内使用四个寄存器存储体块601，每个寄存器存储体块601耦合到各自的数据输出MUX。如图2中所示，第一寄存器存储体块包括输入MUX 131和Bank0到Bank5 VPBD0寄存器120a到125a。第二寄存器存储体块包括输入MUX 132和Bank0到Bank5VPBD1寄存器120b到125b。第三寄存器存储体块包括输入MUX 133和Bank0到Bank5 VPBD2寄存器120c到125c。第四寄存器存储体块包括输入MUX 134和Bank0到Bank5 VPBD3寄存器120d到125d。第一到第四寄存器存储体块分别耦合到数据输出MUX 111、112、113和114的第一到第四输入端口。在表3中总结了被提供往返于单个寄存器存储体的输入和输出信号。
表3.被提供往返于单个寄存器存储体的输入和输出信号图7图示了包括VPB数据寄存器存储体译码器140的寄存器存储体块译码器电路701。寄存器存储体块译码器电路701对中断事件操作做出响应以便选择多个寄存器存储体块之一来激活，其中，不同的中断事件操作导致选择多个寄存器存储体块中不同的寄存器存储体块。此外，寄存器存储体块译码器电路701作为中断优先权确定逻辑电路起作用，所述中断优先权确定逻辑电路接收中断请求并且确定中断请求的优先权。根据所确定的优先权，寄存器存储体译码器电路701向来自多个存储体选择输入端口602的、各自的存储体选择输入端口602a到602f提供寄存器存储体块选择信号bank0_sel、bank1_sel、bank2_sel、bank3_sel、bank4_sel和bank5_sel。参照表4，总结了被提供往返于寄存器存储体译码器电路的输入和输出信号。
表4.被提供往返于寄存器存储体译码器电路的输入和输出信号寄存器存储体译码器电路701译码ic_pri_top信号以便在寄存器存储体选择输出端口702产生寄存器存储体选择信号。这些寄存器存储体选择输出端口702被耦合到SFR块501的寄存器选择输入端口502。此电路702还检测调试中断级并且如果设置了dbsel_en信号那么使用dbsel_pri输入信号来产生选择信号。
图8图示了用于译码ic_pri_top信号以便产生寄存器存储体选择信号的地址译码器电路801。在表5中总结了被提供往返于地址译码器电路801的输入和输出信号。
表5.被提供往返于地址译码器电路的输入和输出信号图9图示了用于产生pnres、pstb和pwrite控制信号的VPB控制块电路；表6总结了被提供往返于VPB控制块电路901的输入和输出信号。
表6.被提供往返于VPB地址译码器电路的输入和输出信号返回参照图1和2，在4个步骤——4个8位写入操作中，执行向输出MUX的输入端口写入32位数据的过程。在4个步骤——4个8位读取操作中，执行从数据输入MUX的输出端口读取32位数据的过程。有益地是，这些操作可在任何步骤期间内被中断，这是因为每个中断级都具有VPBD0-VPBD3寄存器的私有存储体。在任何给定时间，本示例性实施例中优选最大有6个中断级可被激活。在寄存器的存储体之间的切换由中断优先级信号(ic_pri_top)和DBSEL SFR 150控制。
图10图示了VPB桥状态机图，其中，当满足下列关系时使用VPB桥来转送数据xfer_start＜＝mx1_vpb_acc AND((NOT mx1_id_xdrd_n)OR(NOT mx1_id_xdwr_n))当xfer_start＝0时，VPB桥100保持空闲，步骤1001，一旦xfer_start＝1，就执行设置操作，其中，选择输出信号和用于接收输入信号的端口，在步骤1002。一旦完成设置，就提供选通信号，步骤1003，并且从VPB桥100提供输出信号并且由所述VPB桥接收输入信号。此后，VPB桥100返回到空闲状态，步骤1001。
参照图11，示出了用于图示事件序列的流程图，所述事件出现时使用VPB桥来执行程序流。处理器180用来执行每个程序流。在步骤1101，第N个VPB外围装置使用寄存器的第N个存储体来开始执行具有第N个中断优先权的第N个程序流。在步骤1102，由第(N+1)个VPB外围装置进行请求以便执行具有第(N+1)个优先权的第(N+1)个程序流从而中断第N个程序流。在步骤1103，确定第(N+1)个程序流的优先权是否高于第N个程序流。在步骤1104，如果是的话，那么由处理器180处理程序流被中断，并且寄存器的第(N+1)个存储体被切换耦合到所述处理器以便处理第(N+1)个程序流。在步骤1105，使用寄存器的第(N+1)个存储体开始处理第(N+1)个程序流。在步骤1106，现在由第(N+2)个VPB外围装置进行请求以便执行具有第(N+2)个优先权的第(N+2)个程序流从而中断第(N+1)个程序流。在步骤1107，确定第(N+2)个程序流的优先权是否高于第(N+1)个程序流。在步骤1108，如果是的话，那么第(N+1)个程序流的处理被中断，并且寄存器的第(N+2)个存储体被提供到处理器以便处理第(N+2)个程序流。然后，在步骤1109，处理器180使用寄存器的第(N+2)个存储体来处理第(N+2)个程序流。一旦在步骤1110，完成第(N+2)个程序流的处理，那么在步骤1111，处理器被切换到第(N+1)个寄存器存储体，并且在步骤1112，完成第(N+1)个程序流的处理。此后，在步骤1113，切换到第N个寄存器存储体，并且在步骤1114，完成第N个程序流的处理。
因而，如果存在N个中断优先级那么提供N+1个寄存器存储体块，这还包括没有中断是有效的情况。如果VPB外围装置正执行向或从存储体寄存器转送数据并且出现较高优先权的中断进而被接受，那么使不同组的寄存器存储体可对中断程序流，也即，第二程序流进行访问。出现这些中断并且提供新的寄存器存储体直到最大中断优先权。一旦最高优先权程序流完成，那么下一较低优先权程序流旨在继续进行直到完成，或再次被较高中断优先权程序流中断。因而，对于任何中断序列使VPB外围信息转送的完成便于进行，而不要求任何中断例程存储并还原任何SFR信息。
对于所图示的示例性体系结构，在任何时间优选地是，有效的中断级的最大数目不超过6。每个中断级都具有为该中断所专用的VPBD0-VPBD3寄存器的私有存储体。通过实现不同的寄存器存储体由不同的中断程序流来使用，来消除在中断处理机中的保存并还原寄存器的操作。这就节省了宝贵的处理资源并且提供了低能耗——因为每当执行存储和还原操作时，逻辑门都被启用和禁止，从而浪费了电能。这就是说，用于存储并还原寄存器的处理时间越快，处理系统耗能就越多。
当然，对于系统调试目的，当调试模式有效时，所有寄存器存储体都是可访问的。通过设置在DBSEL寄存器150中的位D3、EN。DBSEL寄存器的位D0-D2用来选择存储体。有益地是，VPB桥100实现3个时钟VPB总线周期并且不支持“perr”和“prdy”信号。向每个VPB外围分配存储电路182内的存储空间。没有通过所述桥来路由VPB外围的地址线和时钟信号。存储器地址线(mx1_acu_xadr[13:0])被直接连接到外围地址线路(pa[13:0])。CPU时钟(mx1_clk)被直接连接到外围时钟(pclk)。对于所示出的当前实现方式，VPB桥100可支持多达32个外围装置。当然，通过修改VPB地址译码器801，VPB桥可扩展为供任意数目的VPB外围装置使用。
本发明的上述实施例使中断程序流免于存储并还原任何VPB外围访问的内容，所述访问也许在所述中断程序流被指引来中断并开始执行之前就已经发生了。结果，节省了处理时间以及代码空间。编译器也不必包括用于保存并还原SFR内容的指令代码，因而简化了编译器设计并且在所编译的程序流中利用更少的指令。
在本发明示例性实施例中所示出的VPB桥100适用供那些本领域技术人员已知的8051处理器核心使用，在这种情况下，8051微控制器典型地运用4个中断优先级。例如，在由飞利浦半导体公司所制造的80C51MX1核心微控制器体系结构内使用VBO桥100。当然，所述VPB桥100适用于许多其它处理器体系结构。
选择性地，寄存器存储体块译码器电路140还包括电路140a，用于存储并获取从先前中断切换状态的寄存器存储体块选择信号而导出的寄存器存储体块选择数据，其中，当终止中断事件时，向输入切换电路和输出切换电路提供从所存储的存储体块选择数据而导出的先前中断寄存器存储体块选择信号。
在不脱离本发明精神或范围的情况下，可以设计出许多其它的实施例。
权利要求
1.一种系统，包括处理器(180)；多个寄存器存储体块(120，121，122，123，124，125)；和寄存器存储体块译码器电路(140)，用于激活多个寄存器存储体块(120，121，122，123，124，125)中的当且仅当一个，所述寄存器存储体块译码器电路(140)对中断事件操作做出响应以便选择多个寄存器存储体块(120，121，122，123，124，125)之一来激活，其中不同的中断事件操作导致选择多个寄存器存储体块(120，121，122，123，124，125)中不同的寄存器存储体块。
2.如权利要求1所述的系统，包括存储电路(182)，用于存储第一程序数据并且用于存储与第二中断优先权相关联的第二程序数据，其中所述处理器(180)用于在执行所述第一程序流期间利用来自多个寄存器存储体块(120，121，122，123，124，125)的第一寄存器存储体块(120)，并且当出现由与所述第二程序流相关联的中断事件所产生的中断时，用于利用所述第二寄存器存储体块(121)来执行所述第二程序流，所述第二寄存器存储体块(121)与第一寄存器存储体块(120)不同并且逻辑上相互隔离。
3.如权利要求2所述的系统，其中所述第二程序流具有高于所述第一程序流的中断优先权。
4.如权利要求1所述的系统，包括输入数据总线(151)；和输入切换电路(131，132，133，134)，耦合到多个寄存器存储体块(120，121，122，123，124，125)且具有用于接收来自所述寄存器存储体块译码器电路(140)的寄存器存储体选择信号的选择输入端口，所述输入切换电路(131，132，133，134)用于根据所述寄存器存储体选择信号来激活多个寄存器存储体块(120，121，122，123，124，125)之一，所述多个寄存器存储体块(120，121，122，123，124，125)中所激活的那一个被耦合到所述输入数据总线(151)。
5.如权利要求4所述的系统，其中所述输入切换电路(131，132，133，134)是多路复用电路。
6.如权利要求4所述的系统，包括输出数据总线(152)；和，输出切换电路(111，112，113，114)，耦合到多个寄存器存储体块且具有用于接收来自所述寄存器存储体块译码器电路(140)的寄存器存储体选择信号的选择输入端口，所述输出切换电路(111，112，113，114)用于可切换地把多个寄存器存储体块(120，121，122，123，124，125)中所激活的那一个耦合到所述输出数据总线(152)。
7.如权利要求6所述的系统，其中所述输出切换电路(111，112，113，114)是多路复用电路。
8.如权利要求6所述的系统，包括电路(140a)，所述电路(140a)用于存储并获取从先前中断切换状态的寄存器存储体块选择信号而导出的存储体块选择数据，其中，当终止中断事件时，向所述输入切换电路(131，132，133，134)和输出切换电路(111，112，113，114)提供从所存储的存储体块选择数据而导出的先前中断寄存器存储体块选择信号。
9.如权利要求8所述的系统，其中用于存储并获取寄存器存储体块选择信号的电路(140a)的状态是基于中断优先权的。
10.如权利要求6所述的系统，其中所述寄存器存储体块选择信号是仅仅基于中断优先权的。
11.如权利要求1所述的系统，其中来自多个寄存器存储体块(120，121，122，123，124，125)的第一寄存器存储体块(120)与来自多个寄存器存储体块(120，121，122，123，124，125)的第二不同的寄存器存储体块(121，122，123，124，125)一起被同时启用，所述第二不同的寄存器存储体块(121，122，123，124，125)可独立于所述第一寄存器存储体块(120)寻址。
12.如权利要求1所述的系统，包括耦合到所述寄存器存储体块译码器电路(140)的调试存储体选择寄存器(150)，所述调试存储体选择寄存器(150)用于在调试步骤期间提供对在多个寄存器存储体块(120，121，122，123，124，125)内所存储的数据的访问。
13.一种用于在数据处理系统中切换处理资源的方法，包括步骤提供多个寄存器存储体块(120，121，122，123，124，125)；利用(1101)来自多个寄存器存储体块(120，121，122，123，124，125)的第一寄存器存储体块(120)来处理数据；接收(1102)用于启动中断事件的中断请求；确定(1103)所述中断请求是否被满足，并且，如果是的话，那么从多个寄存器存储体块(120，121，122，123，124，125)选择(1104)第二寄存器存储体块(121)，所选择的第二寄存器存储体块(121)与所述第一寄存器存储体块(120)隔离；并且，利用(1105)来自多个寄存器存储体块(120，121，122，123，124，125)的第二寄存器存储体块(121)来处理数据。
14.如权利要求13所述的方法，其中提供第一程序流来利用所述第一寄存器存储体块(120)，并且提供第二程序流来利用所述第二寄存器存储体块(121)。
15.如权利要求14所述的方法，所述第一程序流具有低于所述第二程序流的中断优先权，所述中断优先权用在确定(1103)是否满足中断请求的步骤中。
16.如权利要求14所述的方法，包括步骤提供处理器(180)来执行所述第一和第二程序流。
17.如权利要求16所述的方法，包括步骤暂停(1112)所述第二程序流的执行；选择(1113)所述第一寄存器存储体块；并且，恢复(1114)所述第一程序流的执行。
18.如权利要求17所述的方法，其中在不改变由所述第一程序流挂起使用的第一寄存器存储体块(120)内容的情况下，执行所述第二程序流的指令。
19.如权利要求13所述的方法，包括步骤提供具有第一存储器区域的存储电路(182)，所述第一存储器区域用于存储与所述第一程序流相关的程序流数据。
20.如权利要求14所述的方法，其中，第一和第二程序流之中还存储了用于存储并还原寄存器存储体块(120，121，122，123，124，125)内容的指令数据。
21.一种其上存储有数据的存储介质，所述数据用于实现处理系统，所述数据包括第一指令数据，用于提供多个寄存器存储体块(120，121，122，123，124，125)；和，第二指令数据，用于提供寄存器存储体块译码器电路(140)以便激活隔离的多个寄存器存储体块(120，121，122，123，124，125)之一，所述寄存器存储体块译码器电路(140)对中断事件操作做出响应以便选择多个寄存器存储体块(120，121，122，123，124，125)之一来激活，其中不同的中断事件操作导致选择多个寄存器存储体块(120，121，122，123，124，125)中不同的寄存器存储体块。
全文摘要
典型情况下，对于处理系统来说，必须保证在第一程序流恢复执行之前，还原所有被中断的程序流参数。如果在此转送期间出现中断，那么可能无法存储或还原所有数据。如果没能无差错地存储程序寄存器内容及其它临界的第一程序流数据，那么处理器(180)没办法得知被还原到寄存器的第一程序流数据是否被破坏。因而，提供了新颖的寄存器体系结构(120，121，122，123，124，125)以便于在不存储并还原被中断的程序流的临界数据的情况下，处理所中断的程序流。
文档编号G06F9/46GK1829971SQ200480022180
公开日2006年9月6日 申请日期2004年7月29日 优先权日2003年7月30日
发明者P·什里瓦斯塔瓦, G·古德赫, A·坎, Z·丁, C·麦肯纳 申请人:皇家飞利浦电子股份有限公司