专利名称：时钟同步器以及时钟与数据恢复装置和方法
技术领域：
本发明涉及一种时钟同步器以及涉及时钟与数据恢复装置和方法。特定的实施例涉及到用于从抖动数据恢复低抖动时钟以及数据(例如抖动数据流)的方法和电路。
背景技术：
图1示出包括两个系统的数据链路，每个系统由相应的PLL钟控。发射器以给定速率发射数据且接收器使用其本地时钟对数据钟控。然而两个时钟频率可能并不完全相同，或者是短期的或者是长期的。
因热噪声或外部干扰将在每个时钟中引起频率的短期变化，并且可被视为相应时钟中的抖动。数据流中的附加抖动可通过因发射信道的有限带宽引起的符号间干扰或通过相邻线缆之间的串扰而引入。
对于通用数据链路，仅当导致所接收的数据中不可接受的数据误差率时，增加的抖动量可能会导致问题。然而，对于音频数据链路，即使少量的抖动亦可能是重要的，因为数字音频信号将最终被数字-模拟转换器(DAC)再现为模拟波形。对于高质量的数字音频再现，大量的抖动将损害性能。
DAC中时序信号的误差被称为孔径抖动。对于采样时钟上具有正弦抖动的DAC，因孔径抖动可获得的最大SNR为SNR＝-20log(σjωj)其中ωj是抖动频率且σj是抖动的均方根(r.m.s)值。因此对于具有r.m.s值为1ns的16kHz正弦抖动，因孔径抖动导致的最大SNR是80dB，这对于Hi-Fi应用是不可接受的。对于许多音频数据信号，r.m.s超过1ns的抖动可被看到。S/PDIF数字音频数据链路的技术规范允许10UI(几微秒)幅值的进入的低频(＜5Hz)正弦抖动。
长期情况下，两个晶体均将具有频率误差(可能地500ppm)且还可在由PLL所产生的频率中的任一端出现误差。例如两个PLL可是具有相同输入频率但具有细微不同分频比的分数-N(fractional-N)型的PLL，其输出频率均满足所规定的最小和最大频率范围，但事实上略微不同。如果发射器时钟快于接收器时钟，则数据将会偶然丢失；如果接收器时钟快于发射器时钟，则偶然位(occasional bit)将被采样且钟控出两次。甚至12MHz数据流上的几ppm差异可能导致一秒中几次丢失位，这将对于数字音频数据或事实上更通用的数据流均是完全不可接受的。
试图解决因时钟时序的短期变化导致数据链路中数据丢失问题的一个公知方法已经涉及弹性缓冲器(EB)的使用。弹性缓冲器是众所周知类型的FIFO数据存储器，其使用一个时钟来读入数据且使用另一时钟来写出数据，在过去典型地保持许多数据采样，以确保当时钟彼此漂移经过时没有数据丢失，至少直至时钟滑移(clock slippage)超出缓冲器的深度时。
US专利#6,594,329说明了介于两个不同的时钟域之间的弹性缓冲器。然而，在这个实施中弹性缓冲器仅被用来吸收短期和中期抖动，且没有对使本地时钟同步于远程时钟的努力，即没有采取措施来确保相应的数据速率是同样长期的，以避免数据的丢失。对于其中IDLE数据可被发送的一些协议，这是可接受的，条件是数据滑移被控制在IDLE数据而不是实数据期间发生。然而，对于无IDLE数据的系统，这个系统将导致破坏的数据及/或丢失的数据。因此，在US6,594,329中所公开的电路可被用在异步数据系统中，但是不能够用在同步系统，如音频系统中，其中输入和输出采样速率的确必须是同样长期的。
弹性缓冲器典型地提供填充水平信号，其指示在特定时间缓冲器内的已存储数据的量。已知这样的电路，其中这个填充水平信号已被用来改变压控振荡器(VCO)的速度，以将数据钟控出EB。速度在带内被改变，以确保没有数据被丢失。换句话说，VCO的速度作为缓冲器填充水平的函数分步变化。如果缓冲器变得太满，则VCO输出频率得到增加以便于减少所存储的数据量，且因此防止缓冲器的溢流，以及如果缓冲器变得太空，则VCO减缓。然而，随之发生的VCO输出频率的大步阶使这些类型的电路不适合于同步系统。
其它已知的电路已经使用EB填充水平的滤波版本，以经由数字-模拟转换器(DAC)直接驱动VCO。然而在这样的系统中所产生的时钟质量大大地取决于DAC的设计。为了具有好的频率分辨率，DAC需要具有大数目的ENOBS(effective number of bits，有效位数)。这增加了系统的复杂性和成本，并且仍然有VCO所产生的“本地时钟”上的抖动问题。
通过具有多股(multi strand)时钟，US专利#6,606,360改善了在US6,594,329中所公开的电路，从所述多股时钟中可选择出多个相位，以确保本地时钟正在等时于远程时钟运行。然而对非有理(non-rational)频率差，相位将被不断地加以调节以保持跟踪，并且这将导致抖动的本地时钟。将没有数据丢失出现，但所恢复的时钟将不适合与DAC一起使用。
传统地已通过使用模拟锁相环路(PLL)来实施时钟同步器，其利用大的芯片外部件来衰减基准时钟上的抖动。
在这样的系统中，接收PLL将通过直至其环路带宽而不被衰减的抖动。相反地，来自PLL内VCO的噪声将仅被衰减直至环路带宽。在设置环路带宽时涉及到下述之间的权衡，即将PLL所通过的抖动减至最小以及抑制来自VCO的由噪声引发的抖动之间。而且当环路滤波器带宽被减少时，环路滤波器部件变得相当大以获得所需要的长的时间常数。当环路滤波器部件变得太大时，它们必须被实现为芯片外部件。这些芯片外部件增加了设计成本和物理尺寸。它们还可以使性能降级，除非施以大的关注。在实际的IC封装设计中，‘接地反跳’(‘Ground bounce’)，或接地芯片外与芯片上之间的瞬时差难以减少，并且可能地甚至可以比正在从远程时钟衰减的环路滤波器引入更多的抖动。而且，如果接收PLL的带宽太小，则它可能无法足够快速响应来足够好地跟踪大的短期抖动，以适当地恢复数据。
实际上可需要两个PLL，一个高带宽PLL用来跟踪进入的时钟及恢复数据，且另一个低带宽PLL被用来减少已恢复时钟上的抖动量。低带宽环路仍然从高带宽环路上接收具有大抖动量的信号，这样可能偶然地丢失锁定，除非与其性能进行设计折衷。
概括地，因此存在对如此系统的需求，所述系统可以产生与进入的数据流相同的频率，但具有基本上比从所述数据流提取的那个数据时钟的抖动小的抖动。优选地这应该是低成本的，需要最少量的外部部件。
发明内容
根据本发明的第一方面，提供有时钟同步器，其用于产生被同步于所接收的时钟信号的本地时钟信号(即在一个长度的时间上本地和所接收时钟具有相同的平均频率)，包括基准振荡器，其被设置用来提供具有基准频率的基准信号；合成器电路，其被设置用来从基准信号产生本地时钟信号；弹性缓冲器，其包括适于存储数据的数据存储器；以及控制链路(连接、路径、电路)，其将弹性缓冲器链接到合成器电路，其中所述合成器电路包括锁相环路电路，所述锁相环路电路包括受控振荡器，其被设置用来接收振荡器控制信号并且用来在受控振荡器输出处产生振荡输出信号，所述振荡输出信号具有取决于振荡器控制信号的频率，并且其确定本地时钟信号频率，相位检测器，其具有被设置用来接收基准信号的第一输入，反馈路径，从受控振荡器输出到相位检测器且向相位检测器的第二输入提供振荡信号，所述相位检测器产生一输出信号，所述输出信号指示在所述第一输入处的基准信号与在所述第二输入处的振荡信号之间的相位差，以及振荡器控制信号产生电路，其被设置用来接收相位检测器的输出信号，以及用来根据相位检测器输出信号产生所述振荡器控制信号，以及其中弹性缓冲器具有用于接收数据的数据输入，用于接收被接收的时钟信号的第一时钟输入，用于输出数据的数据输出，以及被设置用来从合成器电路接收本地时钟信号的第二时钟输入，弹性缓冲器，其响应于在第一时钟输入处的被接收时钟信号，用以将提供给数据输入的数据钟控到数据存储器内(以所接收的时钟速率)，以及响应于在第二时钟输入处的本地时钟信号，用以将数据钟控出数据存储器(以本地时钟速率)，弹性缓冲器，其进一步适于输出指示存储于数据存储器内数据量的数字填充水平信号，以及控制链路，其被设置成用来接收数字填充水平信号且根据数字填充水平信号向锁相环路电路提供频率控制信号以控制振荡输出信号的频率，以便于控制本地时钟频率以维持数据存储器中所需的数据平均量。
这导致所接收时钟和本地时钟的同步。在平均速率在一时间周期内相等的意义上将数据被钟控到缓冲器内的速率与数据被钟控到其外的速率同步化。换句话说，利用反馈环路根据来自弹性缓冲器的填充水平信号，本地时钟速率被加以调节/控制，以将存储于弹性缓冲器内的平均数据量维持在基本上恒定的值(或在预定限制内)，以便于平均数据进速率匹配于平均数据出速率。如果缓冲器太满(即如果在某个时间周期内，所存储数据的平均量超过预定值或阈值)，则PLL被控制成加速(即本地时钟速率得到增加)以将平均值降低，以及如果缓冲器太空(即如果在某个时间周期内，所存储数据的平均量低于预定值或阈值)，则PLL被控制成减缓(本地时钟速率得到降低)以将平均值增大。因此，PLL被控制以维持基本上恒定的所需填充水平平均值，并且通过如此做，使本地时钟信号同步于所接收的时钟信号。即使所接收的时钟速率可随时间变化，且可抖动，但是被存储于缓冲器内的数据平均量基本上被维持为恒定。
由此实施本发明的时钟同步器在同步系统，如音频系统的接收器中得到应用。缓冲器的状态被用来使本地和远程时钟同步-当缓冲器已经高于半满时，接收器上的PLL必须加速，并且当缓冲器低于半满时，接收器上的PLL必须减缓。利用从所接收信号中提取的时钟信号(即利用所接收的时钟)，数据被钟控到缓冲器内，并且利用本地时钟，数据被钟控出。将要理解，在实施本发明的同步数据发射器和接收器系统中，标准的控制理论被用来设计接收器PLL控制环路以便于在任一端的PLL被完全同步。
应该注意到远程时钟，即如在发射器处可观察到的时钟与所接收时钟，即在接收器处可观察到的时钟之间存在细微的差异。两个时钟的长期平均频率相同，这样如果使本地时钟同步于所接收时钟，则它还同步于远程时钟。然而，正是实际上被用于接收器处的任何信号处理的、具有如上述所说明的附加短期抖动的所接收的时钟，以及实施本发明的接收器衰减了这个所不希望的抖动且提供抖动得到降低的本地时钟信号和经重新定时的数据输出流。
将要理解到数字填充水平信号指示经累积的时钟滑移，即在本地和被接收时钟信号之间的滑移。此外，弹性缓冲器可以被视为时钟比较电路，其检测所接收时钟和本地时钟之间的异步，并且输出指示所检测异步的数字信号(填充水平信号)。这个数字信号被用来控制PLL以减少异步，从而导致如此情况，即本地时钟的频率已经被集中到所接收时钟的平均频率，并且因此集中到远程时钟的频率，即时钟然后被同步化。
在某些优选的实施例中，数据存储器包括存储器阵列并且弹性缓冲器包括适于记录输入计数器值的输入(写入)计数器、适于记录输出计数器值的输出(读取)计数器、以及比较器。在这样的设置中，弹性一般的缓冲器(且特别地，例如输入计数器)响应于在第一时钟输入处的时钟脉冲以将输入计数器增加第一增量，并且输入计数器被设置成向比较器提供输入计数器信号，输入计数器信号指示输入计数器值。输入计数器还向存储器阵列提供输入(写入)指针，输入指针取决于输入计数器值。附加地，一般的弹性缓冲器(且特别地，例如输出计数器)响应于在第二时钟输入处的时钟脉冲以将输出计数器值增加第二增量。输出计数器被设置成向比较器提供输出计数器信号，输出计数器信号指示输出计数器值，并且向存储器阵列提供输出(读取)指针，输出指针取决于输出计数器值。比较器被设置成根据输入和输出计数器信号产生且输出数字填充水平信号，并且同步器设置是这样的，即响应于在第一时钟输入处的时钟脉冲，数据被钟控到存储器阵列内到达由输入指针所确定的位置，以及响应于在第二时钟输入处的时钟脉冲，数据从输出指针所确定的位置被钟控出存储器阵列。
第一增量和第二增量可具有相同的量值，或不同的量值。
优选地，时钟同步器(且特别地弹性缓冲器EB)进一步包括被设置用来控制第一和/或第二增量量值的增量控制电路。
在某些优选的实施例中，增量控制电路(增量调节装置)被设置成控制第一和第二增量，以便于它们具有共同的量值，以及被进一步设置成当使本地时钟信号达到与所接收的时钟信号同步时，将这个共同的量值从第一值降低到第二值。换句话说，当时钟基本上失去同步时，例如在启动时，增量可以被设置成初始的高值。然后当时钟频率由同步器的动作被聚集一起时，增量可以被逐渐减少到最小值(例如1)。与如果始终使用最小增量的情形相比，这种根据同步化程度使增量沿斜坡变化使能频率锁定较快速地得到实现，而一旦已经取得同步化时提供低抖动的本地时钟。
优选地，存储器阵列具有由时钟脉冲(循环)的第一数所限定的深度，输入计数器适于存储最大的输入计数器值，输出计数器适于存储最大的输出计数器值，以及最大的输入和输出计数器值每个均大于所述第一数。因此阵列的深度表示使它从空到满所用的时钟循环数。
更优选地，最大输入和输出计数器值的每个均大于所述第一数(即缓冲器深度)至少一个数量级。
在某些优选的实施例中，输入计数器的值被输入计数器记录为包括多个数位(例如二进制数位，或根据一些其它基数)的字，并且输入指针被如此设置，以便于独立于此多个数位的至少最高有效数位。有利地，输入指针由字的多个最低有效数位来提供。
类似地，输出计数器的值可被输出计数器记录为包括第二多个数位(二进制，或一些其它基)的第二字，并且输出指针被如此设置，以便于独立于那个第二多个数位的至少最高有效数位。输出指针可由所述第二字的多个最低有效数位来提供。
在某些优选的实施例中，比较器适于通过比较输入和输出计数器信号以产生指示计数器值之差的数，并且从那个指示数中减去预定数，从而产生填充水平信号。预定数可至少大致地对应于存储器阵列的一半深度，以便于当阵列半满时比较器的输出大约为零。
控制链路可是直接链路，或优选地可包括某个缩放因子，优选地以2的幂以允许实施为简单的移位。
附加地，控制链路可包括数字滤波器，其被设置用来对数字填充水平信号进行滤波且产生经滤波的输出信号。控制链路输出信号可被直接用作到PLL的频率控制信号，或作为另一选择，频率控制信号可源自控制链路输出信号。
有利地，基准振荡器(其还可以被称为本地振荡器)包括晶体振荡器。通过从来自这种源的固有洁净的低抖动基准信号产生本地时钟信号，本地时钟信号可本身是低抖动的。
优选地，受控的振荡器是压控振荡器(VCO)，虽然流控振荡器和数控振荡器(ICO和NCO)可用在某些实施例中。然而，特别地NCO的使用将增加电路的复杂性，从而需要较大数目的部件。
优选地，相位检测器是数字相位检测器，其被设置以提供取决于在其第一和第二输入处信号之间的相位差的数字相位信号。方便地，它可是相位和频率检测器(PFD)。
特定的优选实施例在PLL中采用数字相位检测器和VCO，该PLL进一步包括滤波器和电荷泵，所述电荷泵由数字相位信号控制以向滤波器供给电流，并且所述滤波器被设置成积分所供给的电流以向压控振荡器提供控制电压。
有利地，锁相环路可包括可控除法器，其被设置在从受控的振荡器输出到相位检测器的反馈路径中，所述除法器被设置成接收频率控制信号且由频率控制信号控制以沿着所述路径设置分频值N，以确定本地时钟频率与基准频率的比率。
值N是这样的因子，除法器用它对输入信号作除法，即它是在除法器输入和输出处的信号的相应频率的比率。
因此，控制链路可被设置成接收数字填充水平信号且向除法器提供控制信号以根据填充水平信号调节分频值N，以改变本地时钟频率且降低所接收时钟和本地时钟之间的异步。
与使用经滤波版本的EB填充水平来经由数字-模拟转换器(DAC)直接驱动VCO但需要DAC具有大数目的ENOB以获得良好的频率分辨率的从前已知的电路相比较，实施本发明的电路例如通过调制电荷泵PLL反馈路径中的分比(division ratio)，可绕开这个问题。通过这种方法可以获得由电荷泵PLL的数字分辨率所限制的有效精度。
因此实施本发明的时钟同步器可以提供如此优点，即它能够从基准信号中产生低抖动的本地时钟信号，其与可包括高水平抖动的所接收时钟同步。合成器、处于弹性缓冲器形式的时钟比较电路、以及用来降低本地和被接收时钟之间异步的控制链路的组合可被视为控制环路。由于这个控制环路具有低带宽的事实，所以在所接收时钟上的抖动实际上被从本地时钟信号中去耦，这样基准和本地时钟频率的长期平均值变得相等，但较高的频率抖动分量落在环路的带宽以外，因此并不通过到本地时钟。通过使用控制路径中根据所检测的异步来调节分频值(也被已知为分频比)的数字装置，获得这个低的环路带宽。数字装置的使用允许信号被长时间存储或被积分，而不需要大值的模拟分量来获得长的时间常数。这个数字装置可包括简单的乘法器或移位器，或可包括简单的滤波器。
到除法器的频率控制信号可包括数字填充水平信号，或可来源于数字填充水平信号，以便于控制信号取决于填充水平信号。因此，频率控制信号至少部分地确定由除法器所设置的分频值。
清楚地，所使用的除法器电路的类型将确定需要什么样的控制信号或多个控制信号以获得特定的分值(division value)或比。控制链路被配置成产生且向除法器施加适当的控制，以获得由经检测的填充水平变化(即经检测的本地和被接收时钟之间的异步)所需要的分比变化。除法器的控制是如此这般，以便于本地和所接收的时钟频率集中。
因此，在某些实施例中，控制链路可是简单的连接，其将数字填充水平信号传递到除法器。更优选地，控制链路包括通过数字乘法器或者隐含地通过对信号的移位对这个信号加以缩放。
控制链路还可包括至少一个数字滤波器，其对填充水平信号进行滤波并且将经滤波的信号作为控制信号提供给除法器。在这样的实施例中，除法器本身必须结合电路，以实施所需要的N变化。在另外可供选择的实施例中，控制链路可包括具有多个部件的控制电路，其适于处理数字填充水平信号且提供适宜的控制信号。
优选地，锁相环路电路是分数-N型锁相环路电路，所述除法器是可控制的用以获得N的非整数平均值。在本领域中分数-N型PLL是公知的。例如，它们可使用具有内部电路的除法器，该内部电路使能在被锁状态期间N的值动态地变化。可使用双模数除法器，其可以在一个循环期间使N在两个值之间(例如在P和P+1之间，其中P是整数)变化，针对每个值的相关循环部分确定平均N值。三阶及更高阶模的除法器也是公知的，从而使能N值分别地在3个或更多不同的值之间可控制地被切换。
弹性缓冲器和控制链路可一起被称为除法器控制电路。
优选地，除法器是数字控制的除法器，并且来自控制链路的频率控制信号包括至少一个数字控制信号(除法器可需要多个控制信号以获得所需求的N值，特别地对于非整数值)。例如，数字控制信号可包括数字填充水平信号。
控制链路可包括加法器，其被设置用于将数字填充水平信号(或来源于它的信号，如经滤波的信号)加到第二数字信号，对除法器信号的数字控制取决于这些数字信号的和。因此，第二数字信号可表示N的基值，并且第一信号可表示调节。
在某些实施例中，控制链路可包括西格马-德耳塔调制器，其被设置用来接收来自加法器或直接地来自数字滤波器(如果在实施中加法器并不是明确的)的输出信号，并且产生除法器控制信号。
在某些优选的实施例中，除法器被设置成对来自受控振荡器(CO)的输出信号作除法，并将所除的信号提供到相位检测器的第二输入(即除法器可被直接地连接在CO输出和PD输入之间)。在另外可供选择的实施例中，可存在被设置在可控除法器和CO及/或PD之间的附加电路元件。
合成器电路可由PLL电路组成，或作为选择地可包括附加的部件。例如，它可包括至少一个另外的除法器，其被设置成对来自受控振荡器的输出信号作除法以产生本地时钟信号。
本发明的另一方面提供一种时钟和数据恢复电路，用于从包含数据和所嵌入的时钟信息的数据流中恢复时钟信号和数据，所述电路包括数据和时钟提取电路，其具有被设置用来接收包含数据和所嵌入时钟信息的数据流的输入，所述提取电路被设置成根据被嵌入的时钟信息产生且输出被提取的时钟信号以及根据所包含的数据产生且输出被提取的数据信号；以及根据本发明第一方面的时钟同步器，其中被提取的时钟信号作为被接收的时钟信号被提供到第一时钟输入且被提取的数据信号被提供到数据输入。
要理解为用于在数据流中嵌入时钟信息，以及用于从如此数据流中提取(恢复)时钟信号的各种技术是众所周知的。这些提取技术产生仍然包含抖动的被提取时钟信号(即被接收的时钟信号)。
时钟和数据恢复电路可被结合在数据接收器中。接收器所提供的优点是，它将已所接收的数据(所接收的数据流)中的抖动衰减至低的抖动频率以确保低失真的再现，并且还避免因抖动的输入时钟及洁净的输出时钟(本地时钟)相互滑移经过而导致的数据丢失。即，所接收数据率的短期(高于音频)和中期(音频)变化被接收器变平滑，以给出恒定的频率输出，但是所再生时钟和数据的长期频率一般正好等于所接收的数据速率。所接收的数据速率及输出数据和时钟速率被同步化。通过确保平均本地时钟频率匹配于平均的接收时钟速率，接收器实现了这一点。
重要地是要注意到在实施本发明的时钟和数据恢复电路中，通过使用抖动的被提取时钟，即其中抖动尚未得到衰减的时钟信号，而不是利用经平滑的本地时钟，所接收的数据被钟控到弹性缓冲器中。这确保所有被接收的数据进入到弹性缓冲器(虽然以抖动的速率)。如果使用经平滑的时钟而不是“原始的”被提取时钟，则在将数据输入到弹性缓冲器的进程当中一些数据可能会丢失。一旦数据安全地处于弹性缓冲器中，则它以低抖动的本地时钟速率被钟控出。因此，数据没有丢失，且数据输出速率是平滑的(低抖动的)，其对应于数据被提供到电路所采用的平均速率。因此本发明的实施例在同步数据系统中得到应用。
虽然各种已知的时钟和数据提取电路可用于本发明的实施例中，但是数据和时钟提取电路优选地包括数字锁相环路电路，其被设置用来接收另外的时钟信号(例如系统时钟)和数据流，以及通过使用系统时钟用来提取和输出被提取的时钟信号。
所述另外的时钟信号优选地由基准振荡器提供，其可以是向合成器的PLL提供基准信号的相同基准振荡器。
所述另外的时钟频率应该至少为所接收数据流的典型(预计的)时钟频率的两倍，且优选地至少为四倍高。
有利地，数据和时钟提取电路包括数字式锁相环路电路，所述电路包括数控振荡器，其被设置用来在输出处产生振荡信号；相位检测器，其具有被设置用来接收数据流的第一输入及被设置用来经由反馈路径从所述数控振荡器的输出接收振荡信号的第二输入，并且其被设置成输出相位误差信号，所述相位误差信号指示被提供到其第一和第二输入的信号之间的相位差；以及滤波器，其被设置用来对相位误差信号进行滤波且提供控制数控振荡器的输出信号用以确定在数控振荡器输出处的振荡信号频率。
被提供到弹性缓冲器的被接收时钟信号可以是来自数控振荡器输出的振荡信号，或可是来源于那个信号。
本发明的另一方面提供一种时钟同步器，其用于产生与被接收的时钟信号同步的本地时钟信号，其包括基准振荡器，其被设置用来提供具有基准频率的基准信号；合成器电路，其被设置用来合成来自基准信号的本地时钟信号，所述合成器电路包括锁相环路电路，所述锁相环路电路包括具有被设置用来接收基准信号的第一输入的相位检测器、以及被设置在从受控振荡器到相位检测器的第二输入的反馈路径中的可控除法器，所述除法器是可控制的以沿着所述路径设置分频值N，以确定本地时钟频率与基准频率的比率；
时钟比较电路，其被设置用来接收本地时钟信号和被接收的时钟信号，以及其适于产生指示本地和远程时钟信号之间异步的第一数字信号；以及控制链路，其将时钟比较电路链接到除法器，所述控制链路被设置成接收第一数字信号且向除法器提供控制信号以根据第一数字信号调节分频值N从而改变本地时钟频率并降低异步，其中时钟比较电路包括弹性缓冲器，所述弹性缓冲器包括适于存储数据的数据存储器，并且所述弹性缓冲器具有用于接收数据的数据输入；用于接收被接收的时钟信号的第一时钟输入；用于输出数据的数据输出；以及被设置用来从合成器电路接收本地时钟信号的第二时钟输入，弹性缓冲器响应于在第一时钟输入处的所接收的时钟信号，用以将提供给数据输入的数据钟控到数据存储器内(以所接收的时钟速率)，响应于在第二时钟输入处的本地时钟信号，用以将数据钟控出数据存储器(以本地时钟速率)，弹性缓冲器适于输出所述第一数字信号，所述第一数字信号为指示存储于数据存储器中的数据量的数字填充水平信号，以及控制链路被设置成控制本地时钟频率以在数据存储器中维持所需的数据平均量。
弹性缓冲器可结合上述参考第一方面所说明的一个或更多个有利的特征。例如，它可包括写入和读取计数器及比较器，所述计数器响应于在第一和第二输入处的时钟脉冲被增量且向数据存储器阵列提供指针信号。再次，读取和写入指针可优选地由来自计数器的最低有效位提供。
本发明的另一方面提供一种产生同步于已接收时钟信号的本地时钟信号的方法，所述方法包括下述步骤产生具有基准频率的基准信号利用锁相环路电路对来自基准信号的本地时钟信号进行合成；向包括适于存储数据的数据存储器的弹性缓冲器的第一时钟输入提供已接收的时钟信号；向弹性缓冲器的数据输入提供数据；向弹性缓冲器的第二时钟输入提供本地时钟信号，所述弹性缓冲器具有用于输出数据的数据输出，且其响应于在第一时钟输入处的所接收的时钟信号，用以将提供给数据输入的数据钟控到数据存储器内(以所接收的时钟速率)，响应于在第二时钟输入处的本地时钟信号，用以将数据钟控出数据存储器(以本地时钟速率)；从弹性缓冲器产生且输出指示存储于数据存储器中数据量的数字填充水平信号；以及利用数字填充水平信号来控制锁相环路电路，以控制本地时钟频率用以维持数据存储器中所需要的平均数据量。
有利地，所述方法进一步包括步骤例如利用数字滤波器对数字填充水平信号进行滤波或缩放，以及利用经滤波的或经缩放的数字填充水平信号来控制锁相环路电路。
优选地，锁相环路电路包括可控除法器，其被设置在从受控振荡器到相位检测器的反馈路径中，并且可控制以沿着所述路径设置分频值N以确定本地时钟频率与基准频率的比率，并且所述方法包括使用数字填充水平信号来控制除法器的步骤。
优选地，数据存储器包括存储器阵列且弹性缓冲器包括适于记录输入计数器值的输入计数器、适于记录输出计数器值的输出计数器、以及比较器，所述方法进一步包括下述步骤通过将输入计数器值增加第一增量对第一时钟输入处的时钟脉冲做出响应；将来自输入计数器的输入计数器信号提供到比较器，所述输入计数器信号指示输入计数器值；向存储器阵列提供输入指针，所述输入指针取决于输入计数器值，通过将输出计数器值增加第二增量，对在第二时钟输入处的时钟脉冲做出响应；将来自输出计数器的输出计数器信号提供到比较器，所述输出计数器信号指示输出计数器的值；将输出指针提供到存储器阵列，所述输出指针取决于输出计数器值，利用比较器根据输入和输出计数器信号产生并且输出所述数字填充水平信号，通过将数据钟控到存储器阵列内输入指针所确定的位置，对第一时钟输入处的时钟脉冲做出响应，以及通过将数据从输出指针所确定的位置钟控出存储器阵列，对第二时钟输入处的时钟脉冲做出响应。
实施本发明的某些优选方法进一步包括控制至少第一和第二增量之一的量值的步骤。
它们可包括骤即当本地时钟信号达到与被接收时钟信号同步时，调节第一和第二增量的量值。
有利地，所述方法包括下述步骤，即控制第一和第二增量以便于它们具有共同的量值，以及当本地时钟信号达到与被接收时钟信号同步时将所述共同量值从第一值降低到第二值。
所述方法可包括下述步骤，即将输入计数器值记录为包括多个数位的字，以及仅将所述字的最低有效部分(例如来自如8或更多位的字长当中的3或4个最低有效位)作为输入指针使用。
类似地，所述方法可包括下述步骤，即将输出计数器值记录为包括第二多个数位的第二字，以及仅将第二字的最低有效部分作为输出指针使用。
利用比较器来产生填充水平信号的步骤优选地包括比较输入和输出计数器信号以产生指示计数器值之差的数，以及从那个指示数中减去预定数。
将要理解，在某些实施例中，可使弹性缓冲器计数器足够宽以应对大范围的频率偏差，但是EB中的数据存储器大小仅需要足以吸收时钟被同步化时所预计的最大抖动量。这允许对可接受的频率范围(由计数器的大小来设置)还有时钟上最大可接受的抖动(由弹性缓冲器的大小来设置)进行分离。否则不得不应对不同输入频率(但是在每个速度上具有少量的抖动)的倍频程(octave)的系统将需要非常大的EB来容纳这个频率范围。就面积而言这样的EB将支配电路设计。
本发明的实施例可用在数据接收器电路中且提供如此优点，即它们从本地产生洁净的时钟且在数字-模拟转换器之前将进入的数据重新定时到这个时钟以避免时钟抖动引发的噪声和失真。本地时钟和进入的数据时钟被同步且数据丢失得到避免。
从下述说明中本发明的其它目的和优点将显而易见。
现在将仅借助于实例且不旨在局限于此，参考所附附图对本发明的实施例加以说明，其中图1是根据现有技术的数据发射和接收系统的示意性表示；图2是实施本发明的数据和时钟恢复电路的示意性表示；图3是图2中DPLL部件的示意性表示；图4是适合于用在本发明实施例中的弹性缓冲器的示意性表示；图5是实施本发明的时钟同步器电路的示意性表示；图6是实施本发明的另一时钟同步器电路的示意性表示；图7是适合于用在本发明实施例中的合成器电路和基准振荡器的示意性表示；以及图8是实施本发明的另一数据和时钟恢复电路的示意性表示；图9是适合于用在本发明实施例中的另一弹性缓冲器的示意性表示；以及图10a-10c示出在实施本发明的电路中的开环和闭环响应，分别对应于(a)无数字滤波器，(b)积分器加上0＜1/beta，(c)低通滤波器，拐角频率＞1/beta。
具体实施例方式
现在参考图2，实施本发明的时钟和数据恢复电路(系统)包括时钟和数据提取电路8，所述时钟和数据提取电路8包括数字锁相环路(DPLL)。包含嵌入时钟信息的被接收数据流81被供应到DPLL，其被用来锁定到进入的数据上并且产生内部中间时钟RCK83(其应该被称为被接收的时钟)及重新定时的内部数据流82(即被提取的数据)。内部中间时钟的产生还可被描述为从被接收数据流中提取时钟信号，且因此内部中间时钟还可被称为被提取的时钟。
被提取的数据82和被提取的时钟83被提供到弹性缓冲器(EB)31的输入处。EB被用来吸收本地和远程时钟域之间的任何短期或中期时序变化。它还产生指针误差信号(P)7，其指示缓冲器的存储装置(记忆体)中所存储的数据量，且因此指示经重新定时的内部数据的当前累积的抖动或时间域滑移。
控制链路6可是EB指针误差信号到频率合成器的模拟PLL的频率控制输入的简单连接。优选地它将包括数字信号的某种缩放，以将PLL的目标频率上的指针误差信号的单个LSB(最低有效位)变化的作用进行缩放。
控制链路还可包括某种数字滤波以在定制系统的抖动传递函数时提供附加的设计自由度。
处于基准频率的稳定基准信号10由高质量的时钟源1如晶体振荡器(XTAL)提供到APLL。
模拟锁相环路(APLL)从高质量的时钟源产生频谱上洁净的时钟LCK，其输出频率由从控制链路输出的频率控制信号4加以控制。存在来自控制链路的频率控制信号4可以被用来控制APLL输出频率，及由此控制LCK频率(速率)的许多方式。例如，信号4可以与源自PLL的相位检测器的输出的经滤波或经积分的信号混合，以改变施加到PLL的VCO的控制电压。在这种情况下将需要带宽低于音频带的低带宽APLL，以避免APLL抑制这个二次控制输入超出音频带。然而，在某些优选的实施例中频率控制信号4被提供到APLL的反馈频率除法器上。那么APLL可是具有带宽高出音频带的高带宽，优势在于抑制音频频率VCO噪声及降低的环路滤波器分量值。来自APLL的频谱上洁净的低抖动时钟被用来提供输出时钟信号LCK并且用来将数据重新定时到系统之外。
在这个实例中DPLL由系统时钟84来钟控，所述系统时钟84典型地来自外部晶体，或者直接地或者经由另一PLL。它恢复来自进入数据流81的时钟83，并且利用这个时钟83从这个流中提取且输出数据82。
图3示出适宜DPLL的部件。DPLL包括相位检测器PD85，其用来检测其输出的被恢复时钟83与被接收的远程时钟(即被嵌入在被接收数据流中的时钟)之间的相位差。相位检测器可以以各种方法加以实现---例如，XOR门、计数器或JK触发器。下一级是积分低通滤波器86，其将相位误差信号850转换成表示频率误差的数字信号860。这个滤波器通常作为低阶IIR(无限脉冲响应)而加以实现。来自这个滤波器的这个输出860被用来驱动数控振荡器(NCO)87。NCO是产生方波的数字振荡器，所述方波的频率与来自滤波器的代码成比例。
时钟和数据提取电路(即检测器)的时序分辨率是系统时钟的时序分辨率，这样NCO输出上的抖动受到DPLL工作频率的限制。DPLL必须过采样进入的时钟以正常工作。按照尼奎斯特(Nyquist)标准，需要DPLL被钟控的速度至少为其输入的两倍。然而实际上为了降低时间域量化误差并且改善DPLL的跟踪能力，它趋向于过采样至少四倍。
DPLL输出具有外部时钟周期的时间上的分辨率，这样固有地具有这个量级的高频率抖动，甚至对于无抖动输入。这样运行在100MHz时钟上的被恢复时钟的最小抖动将典型地处于10纳秒pk-pk的量级。DPLL运行越快，则输出抖动的这个分量越小。
滤波器带宽必须以如此方法被加以选择，以确保它可以跟踪抖动的进入数据的短期时序变化，但是这意味着在这个带宽内它并不衰减进入的抖动。对于SPDIF(Sony/Philips数字接口)音频数据，进入的抖动可是几微秒峰到峰。如果在来自DPLL的时钟输出上的抖动具有强的正弦调(tone)，并且如果这个时钟然后被用来对DAC钟控以重建音频信号，则毛刺(spur)可落入音频带，其降级从DAC出来的音频的质量。
在可供选择的实施例中，其它形式的时钟和数据提取电路可被用来向EB提供输入。例如，已经提议且可使用各种模拟方案(例如，Costas环路，见Proakis，“Digital Communications”，McGraw-Hill Higher education，2000，ISBN 0-07-232111-3，pp.347-359)。然而，DPLL比这些小且通用。DPLL还可被用来跟踪NRZ(不归零)以外的数据类型，如Manchester编码的及PAM-3等。传统地，由于在时钟频率处不存在功率的事实，来自Manchester编码的数据的恢复(提取)时钟已经是非平凡的。
如在本发明实施例中所结合的EB的功能基本上是具有异步读取和写入接口的缓冲器的功能。各种实施例是可能的。适宜的EB体系结构示意图见图4所示。
这个实例31包括处于存储器元件阵列形式的数据存储装置300。根据计数器301所产生的输入指针303，输入数据被顺序地写入到这些元件，其中所述计数器以进入数据的时钟速率RCK被驱动，在这种情况下所述时钟速率为来自DPLL的恢复的抖动时钟。根据另一计数器302所产生的输出指针304，数据被顺序地从阵列中被读取，其中所述计数器302以所需要的输出数据速率被钟控，在这种情况下所述数据速率为由APLL所产生的时钟LCK。填充计算器305接收两个指针信号303、304并且输出指示目前保持在EB存储器中数据量的填充水平信号。在这个实例中，写入和读取指针作为指示目前计数器值/内容的信号被提供到填充计数器，以及被提供到存储器阵列以确定要被写入到及从中读取的位置。
EB31需要足够大，以吸收因被恢复数据上的抖动将引起的累积抖动的中期变化。经常发现EB用于确保在特定的时间帧上数据没有丢失。对于输入频率R及具有以ppm表示的偏差Q的输出频率，频率偏差为ΔR
ΔR=R·Q106]]>对于大小为B的缓冲器，在数据丢失/被重复之前可以经过的时间Tslip为Tslip=BΔR]]>甚至小的频率偏差可以导致频繁的数据丢失。例如如果数据以6.144MHz被钟控进入16位深的EB且以1ppm的相对频率偏差被钟控出去，则Tslip刚好在三秒以下。
在整个控制环路的带宽范围内，抖动将得到跟踪但是由于控制环路将典型地具有几赫兹的带宽，因此基本的是由EB吸收足够的数据以应对这个带宽以上的抖动。
计算缓冲器所需深度的方法取决于抖动是被规定为r.m.s还是峰到峰。
对于r.m.s.抖动，σlong-term(在控制环路带宽以上的频率上进行积分，其将典型地是非常低的频率，几赫兹)、及位误差率(BER)，所需的弹性缓冲器的时间Telastic上的峰到峰弹性可以被示为Telastic＝α.σlong-term其中α满足方程式BER=erfc(α22)2]]>Telastic必须针对施加到EB的两个时钟，即RCK和LCK加以计算。如果弹性缓冲器可以应对对于两个时钟具有直至Telastic之和的指针偏移而无需指针彼此通过，则在规定的BER下将有数据丢失。对于在6.144MHz下被编码的音频S/PDIF数据，10-15的BER对应于每五年丢失一位数据。对于10-15的BER，α可以被示为15.888。
因此B，即弹性缓冲器中必要位的数目，可以被示为B=Telastic_local+Telastic_remoteTdata]]>其中Tdata是数据速率。
典型地B将是小的。与时钟RCK相比较，本地洁净时钟LCK上的抖动将是小的。对于具有来自DPLL的10ns r.m.s.固有抖动、及10-15的BER，6.144MHz的典型SPDIF数据时钟频率的上述实例，Telastic＝15.888*10ns，因此B＝158ns*6.144MHz＝～1。
对于峰到峰抖动，计算是较简单的。为了应对10UI(即10/6.144MHz)的峰到峰抖动，将需要为10的EB深度，虽然优选地B将大于这个最小值，以便于改善过载行为、降低锁定时间并且确保线性瞬态操作。
当进入的时钟RCK相对于输出时钟LCK减缓或加速时，输入与输出指针之间的差将变化。两个指针之间的差可以被视为对应于所存储数据位数的指针误差信号，相对于APLL所产生的时钟如果进入时钟加速则其增加或如果进入时钟减缓则其减少。这个输出将通常至少在两个相邻值之间切换，典型地如果在输入数据流上存在大的短期抖动则在许多更多值之间切换。因此它将具有大的高频分量，但将趋向于向上或向下漂移，以跟踪输入数据时钟和APLL所产生时钟的相对频率。指针误差信号可以被视为对两个时钟之间的滑移的量度。换句话说，数字指针信号7(填充水平信号)指示本地和被接收时钟之间的异步。
弹性缓冲器的大小越大，则可能的最大误差越大且由此锁定时间越快。对于低抖动的系统，EB可比所需要的缓冲器的最小深度大，因而确保正确的环路动态。
在过载或启动条件下，丢失数据是可接受的，然而指针误差信号尽可能宽的范围仍是有利的，以允许整个环路的线性操作。因此计算误差信号的计数器可具有宽的字宽，但是缓冲器可以是被大大降低的深度，仅由指针的几个LSB所控制。图9示出其中缓冲器以这种方式受到LSB控制的EB。
数据存储器包括存储器阵列300以及弹性缓冲器包括适于用来记录输入计数器值的输入(写入)计数器301、适于用来记录输出计数器值的输出(读取)计数器302、以及比较器(德耳塔计算器305)。写入计数器响应于第一(即写入)时钟输入的时钟脉冲，以将输入计数器值增加第一增量。输入计数器向比较器305提供输入计数器信号306，其中输入计数器信号指示输入计数器值，以及向存储器阵列提供输入(写入)指针303，其中输入指针取决于输入计数器值。在这个实例中，输入/写入指针对应于写入计数器所存储字的M个最低有效位，其中M是整数。写入指针因此独立于最高有效位。读取计数器302类似地响应于读取时钟输入处的时钟脉冲，以将输出计数器值增加第二增量。输出计数器向比较器提供输出计数器信号307，其中输出计数器信号指示输出计数器值，以及向存储器阵列提供输出(读取)指针304。输出指针对应于读取计数器所存储字的M个最低有效位。根据输入和输出计数器信号(即根据计数器值之间的差)，比较器产生且输出数字填充水平信号7(其还可被称为误差信号)。弹性缓冲器被设置成这样，即响应于第一时钟输入处的时钟脉冲，数据被钟控入存储器阵列内到由输入指针所确定的位置，以及响应于第二时钟输入处的时钟脉冲，数据从输出指针所确定的位置被钟控出存储器阵列。
在稳态下，EB将优选地是半满，以允许相同的动态余量(headroom)用于增加和减少输入频率瞬态。为了给出接近零的信号以将其作为误差信号7向前通过到PLL，等于缓冲器半深的数目可被比较器305减去。
APLL的输出频率Fout由下面给出
Fout＝N*FrefFref是晶体的频率，N是用于PLL反馈路径中的分频的值。因此APLL的输出频率可通过变化N来加以调节。经常希望使VCO频率比所需运行得快且将那个时钟除到所需要的速率，以获得低的相位噪声。对于r.f.应用，分频比经常是大的，并且可获得具有整数分频比的适当频率分辨率。但较为一般地，需要非整数分频比以提供适当的频率分辨率。通过使用分数-N型技术，PLL的输出频率可以被调节到N得以表示的分辨率。
如上所陈述，EB将总体上仅为几级长，这样指针误差信号P，7，将典型地仅为几位的分辨率，且将趋向于在几个相邻值之间搜索。为了避免在APLL目标频率中的大跳跃，P应该通过由比例因子β进行缩放而加以衰减，这样ΔFout＝ΔN*Fref＝β.P.FrefAPLL输出频率将对输入ΔN做出响应的速度受到APLL的带宽或斜率(slew rate)的限制。然而APLL的环路带宽将典型地为数十kHz，而总环路带宽将典型地为仅仅几Hz，所以因APLL导致的额外极正常地可以被忽略。
弹性缓冲器具有固有的积分特性且具有传递函数TEB=PFRCK-FLCK=1z-1]]>其中FRCK和FLCK分别是被提取时钟RCK和本地LCK的频率且z相对于稳态LCK的频率fLCK0被定义(到第一阶)。
因此总开环传递函数为TOL=βz-1]]>
因此闭环传递函数为TCL=FLCK0FRCK=βz-1+β]]>它是极处于z＝1-β的单极系统。因此系统具有由β所设置的带宽。从环路传递函数的表达式来看，-3dB点可以被示为f-3dB≈FLCK0β2π]]>且锁定时间可以被示为Tlock≈10πFLCK0β]]>在某些优选的实施例中，通过改变进入积分器(即读取和写入计数器)的增量值，可以获得快锁定时间。由此这样的实施例包括增量控制(即调节)电路。从前，如上所述，积分器仅一直增加1。通过增加在积分器每个时钟循环增量的数(增量)，可获得较快的锁定时间。当积分器增量是Γ而不是1时，这与将环路内的增益从β改变到β’具有相同的效果，其中β′＝β×Γ因此，积分器增量从1变化到4将锁定时间减少到1/4。在优选的实施例中，一旦系统已经被锁定，积分器上的增量可被降低到1，以获得所需要的N的分辨率。实际上希望将Γ从最大值平滑地以斜坡下降到最小值，以获得平滑的动态响应。因此，某些优选的实施例包括当同步化得到实现时用于设置初始增量量值，以及然后用于降低增量量值的装置。因此如果积分器以Γ步长增量，则现在锁定时间和带宽变为
f-3dB≈FLCK0βΓ2π]]>及Tlock≈10πFLCK0βΓ]]>如果β太大，则环路带宽将是高的，但是EB指针误差信号的高频分量将在高频下调制N，且导致来自APLL时钟的显著高频输出抖动。如果β太小，则环路带宽将是低的，这样整个环路将不足够快速地对抖动的中等频率分量做出响应并且EB的缓冲器大小必须被充分扩大以应对随之发生的附加相对时钟滑移。
图10a示例所述环的低频开环和闭环频率传递函数。在某些实施例中，有可能在控制链路中包括数字滤波器以定制环路的动态。这可将P的任何高频分量在施加到APLL之间进行衰减，以避免来自APLL时钟的任何随之发生的高频输出抖动，而不衰减较低频的分量以保留环路带宽。
简单的积分器在低频下给出较高的环路增益且允许频率控制信号ΔN的低频分量具有比EB指针误差信号P大的动态范围，以当处理大幅值的抖动或在启动时改善性能。然而，通过使用图9中的EB这更简单地得到实现。同样，简单积分器的使用将导致环路中两个积分，这将是不稳定的，因此要求附加的零以确保整个系统的稳定性。然后这个数字滤波器具有传递函数TFTLTER=ΔNP=Kz-Ψz-1]]>其中K和Ψ可以被调节以最优化环路带宽。
因此总环路传递函数由下面给出
Tloop=K(z-Ψ)(z-1)2+K(z-Ψ)]]>零Ψ一般将必须为低于环路带宽的倍频程。图10b示出所获得的传递函数。这示出所述零使积分器极对环路带宽以上的P频率分量的作用无效，因此这个数字滤波器的引入将不导致P的高频分量的衰减。
由于环路带宽将是低的(典型地1Hz)，因此锁定时间将是基本的(～1s)。有可能减小锁定时间变化K和Ψ以改变启动期间的带宽。通过这种方法带宽可以在短的时间周期(ms)内从尼奎斯特降低到亚1Hz。
图10c示例所添加的数字滤波器是低通滤波器时所获得的传递函数，其中拐角频率在环路带宽以上以避免影响环路的稳定性。这导致在高于这个拐角频率且因而高出环路带宽很多的频率处P的较高衰减。这给出高频抖动从被提取的时钟RCK到输出时钟LCK的较高衰减。然而这并不改善在环路带宽左右的频率处的抖动性能。
对于一些应用，这个低通滤波器和图9中经修改的EB的组合将提供一个好的解决方案。
这个领域中的那些专家以类似的方式，可以容易地得出和分析这些想法的另外组合或其它数字滤波器传递函数的使用。
与将需要大的芯片外滤波器部件的常规APLL途径的模拟滤波器相比较，使用数字滤波器允许容易且经济地获得高增益和长时间常数。这在便携式系统中尤为重要。在成本敏感的设计中，改善性能和不使用芯片外部件的成本节约是优于传统途径的显著优点。
现在参考图5，这示出实施本发明的时钟同步器。该同步器包括被设置用来提供具有基准频率的基准信号10的基准振荡器1、被设置用来从基准信号产生本地时钟信号LCK的合成器电路20、包括适于存储数据的数据存储器300的弹性缓冲器31、以及将弹性缓冲器链接到合成器电路的控制链路6。合成器电路20包括锁相环路电路2，其部件并未在图5中示出，但是与图8中所示例的PLL的那些相同。PLL包括受控的振荡器23，其被设置用来接收振荡器控制信号并且在受控振荡器输出处产生振荡输出信号，此振荡输出信号具有取决于振荡器控制信号且其确定本地时钟信号频率的频率。PLL还包括具有被设置用来接收基准信号的第一输入的相位检测器21，以及反馈路径，其从受控振荡器输出到相位检测器且向相位检测器的第二输入提供振荡信号，以便于相位检测器产生输出信号，其指示在所述第一输入处的基准信号与在所述第二输入处的振荡信号之间的相位差。PLL还包括振荡器控制信号产生电路22，其被设置用来接收相位检测器的输出信号并且用来根据相位检测器输出信号产生振荡器控制信号。
弹性缓冲器31具有用于接收数据的数据输入301、用于接收被接收时钟信号RCK的第一时钟输入302、用于输出数据的数据输出303、以及被设置用来从合成器电路20接收本地时钟信号LCK的第二时钟输入304。弹性缓冲器31响应于第一时钟输入处的被接收时钟信号，以将提供到数据输入的数据钟控到数据存储器内(以被接收的时钟速率)，并且响应于第二时钟输入处的本地时钟信号以将数据钟控出数据存储器(以本地时钟速率)。弹性缓冲器输出指示存储于数据存储器中的数据量的数字填充水平信号7，以及控制链路7被设置成接收数字填充水平信号且以根据数字填充水平信号向锁相环路电路2提供频率控制信号4控制振荡输出信号的频率。因此，本地时钟频率可以被控制以维持在数据存储器中所需求的平均数据量，由此使本地时钟同步于被接收时钟。
图6示出类似于图5的时钟同步器。在图6的电路中，EB31起到时钟比较电路的作用，数字填充水平信号指示所接收时钟与本地时钟之间的异步。填充水平信号由数字滤波器61加以滤波，来自于此的经平滑的输出向APLL的控制输入提供精细的数字控制，以在其反馈路径中设置分频比N。在这个实例中合成器电路由APLL组成。
图7示出适合于用在本发明实施例中的合成器电路20和基准振荡器1的部件。APLL VCO 23将典型地在高频下运行以允许低的相位噪声。如所示，合成器包括另外的除法器27。为了频率的最大分辨率，通过使用除法器27，输出系统时钟LCK被从VCO输出作除法。为了缩减硬件，除法器27和反馈除法器26的一些级可被共享。然而，这将等同于仅具有降低频率的VCO，这是不理想的，因为限制了反馈除法器的分辨率。虽然图7中的PLL 2被称为模拟PLL，但它并不结合处于相位和频率检测器(PFD)形式的数字相位检测器21。这产生数字输出。数字相位检测器的输出被用来控制电荷泵(或多个电荷泵)24，其反过来向环路滤波器25供应电荷(电流)。环路滤波器积分所供给的电流且向VCO 23提供控制电压。控制VCO的滤波器电压因此是连续的(即非数字的)控制参数，且正是出于这个原因该电路被称为APLL。
图8示出实施本发明的数据和时钟恢复电路。电路采用数据和时钟提取电路8，其接收原始数据流81、提取抖动的时钟信号、且使用抖动时钟来产生和输出被重新定时的数据流82。弹性缓冲器产生指示被提取时钟和本地时钟之间累积滑移的数字填充水平信号7，且将其输出到控制链路6。控制链路可任选地包括数字滤波器61，其对变化的填充水平信号进行滤波且输出表示反馈分频比中所需变化(德耳塔N)的被平滑信号，以对抗时钟异步。利用加法器41，来自滤波器61的输出被加到额定分比，并且加法器输出(两个数字信号的和)然后被输入到西格马德耳塔调制器(SDM)42以使用噪声成形来控制APLL除法器26并且获得具有低APLL输出抖动的分数频率倍增(fractional frequencymultiplication)。低抖动LCK被用来进一步将数据重新定时出EB。
将要理解，实施本发明的方法和电路提供如此优点，即它们允许进入的时钟上的大量抖动，并且仍然可以产生适合与转换器(即例如音频系统中的DAC)一起使用的稳定时钟。
环路带宽由数字缩放因子贝它(β)加以限定，可能结合任选的数字滤波器61的特性。与使用芯片外滤波器相比，这允许低得多的带宽。芯片上硅实施是小且有效的。
本地时钟的谱纯度对于其中抖动可限制性能的应用(ADC，DAC等)非常重要。实施本发明的方法和设备允许高谱纯度的从本地产生的时钟与本地时钟同步并且这可以被用来运行转换器。
还将显而易见地是本发明的特定实施例提供用于从远程源接收抖动数据且从这个数据产生本地时钟的方法和电路。从本地产生的时钟被与远程数据同步化且可以将在这个远程数据上的抖动衰减到低的抖动频率(亚1Hz)。这对于许多应用如数字音频接收器是关键的。所述电路可包含用于产生中间时钟(我们将其称为被接收时钟，即被提供到弹性缓冲器以将数据钟控进入的时钟信号)的数字锁相环路(DPLL)、用于被恢复的进入数据的弹性缓冲器、以及模拟锁相环路，其反馈分频比由来自弹性缓冲器的经数字滤波的指针误差信号进行调制，以产生低抖动的时钟及对应地被重新定时的等时数据流。
技术人员将理解，各种实施例和针对它们所描述的特定特征可以被自由地与总体上与上述所讲相一致的其它实施例或其被具体描述的特征组合。技术人员还将意识到可以在所附权利要求的范围内对所说明的特定实例进行各种变化和修改。
权利要求
1.一种用于产生与被接收时钟信号同步的本地时钟信号的时钟同步器，包括基准振荡器，其被设置用来提供具有基准频率的基准信号；合成器电路，其被设置用来从基准信号产生本地时钟信号；弹性缓冲器，其包括适于存储数据的数据存储器；以及控制链路，将弹性缓冲器链接到合成器电路，其中所述合成器电路包括锁相环路电路，所述锁相环路电路包括受控振荡器，其被设置用来接收振荡器控制信号并且用来在受控振荡器输出处产生振荡输出信号，所述振荡输出信号具有取决于振荡器控制信号的频率，并且其确定本地时钟信号频率，相位检测器，其具有被设置用来接收基准信号的第一输入，反馈路径，从受控振荡器输出到相位检测器且向相位检测器的第二输入提供振荡信号，所述相位检测器产生一输出信号，所述输出信号指示在所述第一输入处的基准信号与在所述第二输入处的振荡信号之间的相位差，以及振荡器控制信号产生电路，其被设置用来接收相位检测器的输出信号，以及用来根据相位检测器输出信号产生所述振荡器控制信号，以及其中弹性缓冲器具有用于接收数据的数据输入，用于接收被接收的时钟信号的第一时钟输入，用于输出数据的数据输出，以及被设置用来从合成器电路接收本地时钟信号的第二时钟输入，弹性缓冲器，其响应于在第一时钟输入处的被接收时钟信号，用以将提供给数据输入的数据钟控到数据存储器内，以及响应于在第二时钟输入处的本地时钟信号，用以将数据钟控出数据存储器，弹性缓冲器进一步适于输出指示存储于数据存储器内数据量的数字填充水平信号，以及控制链路，其被设置成用来接收数字填充水平信号且根据数字填充水平信号向锁相环路电路提供频率控制信号以控制振荡输出信号的频率，以便于控制本地时钟频率以维持数据存储器中所需的数据平均量；以及其中锁相环路电路包括被设置在所述反馈路径中的可控除法器，所述除法器被设置用来接收频率控制信号且由频率控制信号所控制以沿着所述路径设置分频值N，以确定本地时钟频率与基准频率的比率。
2.根据权利要求1所述的时钟同步器，其中所述控制链路包括数字滤波器，所述数字滤波器被设置用来对数字填充水平信号进行滤波以及产生经滤波的输出信号。
3.根据权利要求2所述的时钟同步器，其中所述频率控制信号是经滤波的输出信号。
4.根据权利要求2所述的时钟同步器，其中所述频率控制信号源自经滤波的输出信号。
5.根据权利要求1所述的时钟同步器，其中所述基准振荡器包括晶体振荡器。
6.根据权利要求1所述的时钟同步器，其中所述受控振荡器是压控振荡器。
7.根据权利要求1所述的时钟同步器，其中所述相位检测器是数字相位检测器，其被设置用来提供取决于在其第一和第二输入处的信号之间的相位差的数字相位信号。
8.根据权利要求7所述的时钟同步器，其中所述相位检测器是相位和频率检测器。
9.根据权利要求7或权利要求8所述的时钟同步器，其中受控振荡器是压控振荡器，以及振荡器控制信号产生电路包括滤波器和电荷泵，所述电荷泵由数字相位信号加以控制以向滤波器供应电流，所述滤波器被设置用来积分所供应的电流以将控制电压作为振荡器控制信号提供到压控振荡器。
10.根据权利要求1所述的时钟同步器，其中所述除法器是数字控制的除法器，以及所述频率控制信号是数字控制信号。
11.根据权利要求1所述的时钟同步器，其中所述锁相环路电路是分数-N型锁相环路电路，所述除法器可控制以获得N的非整数平均值。
12.根据权利要求1所述的时钟同步器，其中所述除法器被设置用来对来自受控振荡器的振荡输出信号作除法，并且用来将所除的信号提供到相位检测器的第二输入。
13.根据权利要求1所述的时钟同步器，其中所述合成器电路包括至少一个另外的除法器，其被设置用来对来自受控振荡器的振荡信号作除法，以产生本地时钟信号。
14.根据权利要求1所述的时钟同步器，其中所述本地时钟信号是来自受控振荡器的振荡输出信号。
15.根据权利要求1所述的时钟同步器，其中所述数据存储器包括存储器阵列以及弹性缓冲器包括适于用来记录输入计数器值的输入计数器、适于用来记录输出计数器值的输出计数器、以及比较器，所述弹性缓冲器响应于在第一时钟输入处的时钟脉冲以将输入计数器增加第一增量，以及输入计数器被设置成向比较器提供输入计数器信号，输入计数器信号指示输入计数器值，以及用来向存储器阵列提供输入指针，输入指针取决于输入计数器值，所述弹性缓冲器响应于在第二时钟输入处的时钟脉冲以将输出计数器值增加第二增量，以及输出计数器被设置成向比较器提供输出计数器信号，所述输出计数器信号指示输出计数器值，以及用来向存储器阵列提供输出指针，所述输出指针取决于输出计数器值，比较器被设置成根据输入和输出计数器信号产生且输出所述数字填充水平信号，以及所述设置是如此这般，即响应于在第一时钟输入处的时钟脉冲，数据被钟控到存储器阵列内由输入指针所确定的位置，以及响应于在第二时钟输入处的时钟脉冲，数据从输出指针所确定的位置被钟控出存储器阵列。
16.根据权利要求15所述的时钟同步器，其中所述第一增量和第二增量具有相等的量值。
17.根据权利要求15或权利要求16所述的时钟同步器，进一步包括被设置用来控制第一增量量值的增量控制电路。
18.根据权利要求15或权利要求16所述的时钟同步器，进一步包括被设置用来控制第一增量和第二增量量值的增量控制电路。
19.根据权利要求15或权利要求16所述的时钟同步器，进一步包括增量控制电路，所述增量控制电路被设置用来控制第一增量和第二增量的量值，以便于第一和第二增量具有共同的量值，以及被进一步设置成当本地时钟信号达到与被接收时钟信号同步时，将所述共同量值从第一值减少到第二值。
20.根据权利要求15所述的时钟同步器，其中所述存储器阵列具有由时钟脉冲的第一数所限定的深度，所述输入计数器适于存储最大输入计数器值，所述输出计数器适于存储最大的输出计数器值，所述最大输入和输出计数器值的每个均大于所述第一数。
21.根据权利要求20所述的时钟同步器，其中最大输入和输出计数器值的每个均大于所述第一数至少一个数量级。
22.根据权利要求15所述的时钟同步器，其中所述输入计数器值被输入计数器记录为包括多个数位的字，以及输入指针被如此设置，以便于独立于所述多个数位的至少最高有效数位。
23.根据权利要求22所述的时钟同步器，其中所述输入指针由所述字的多个最低有效数位加以提供。
24.根据权利要求15所述的时钟同步器，其中所述输出计数器值被输出计数器记录为包括第二多个数位的第二字，以及所述输出指针被如此设置，以便于独立于所述第二多个数位的至少最高有效数位。
25.根据权利要求24所述的时钟同步器，其中所述输出指针由所述第二字的多个最低有效数位加以提供。
26.根据权利要求15所述的时钟同步器，其中所述比较器适于通过比较输入和输出计数器信号来产生指示计数器值之差的数，并且从所述指示数中减去预定数，以产生所述填充水平信号。
27.根据权利要求26所述的时钟同步器，其中所述预定数至少大约对应于存储器阵列深度的一半。
28.根据权利要求1或权利要求15所述的时钟同步器，其中所述控制链路进一步包括德耳塔西格马调制器。
29.一种用于从包含数据和被嵌入时钟信息的数据流中恢复时钟信号和数据的时钟和数据恢复电路，所述电路包括数据和时钟提取电路，其具有用来接收包含数据和被嵌入时钟信息的数据流的输入；提取电路被设置成根据被嵌入的时钟信息产生且输出被提取的时钟信号，以及根据所包含的数据产生且输出被提取的数据信号；以及根据任何一项前述权利要求的时钟同步器，其中被提取的时钟信号作为被接收的时钟信号被提供到第一时钟输入以及被提取的数据信号被提供到数据输入。
30.根据权利要求29所述的时钟和数据恢复电路，其中所述数据和时钟提取电路包括数字锁相环路电路，所述数字锁相环路电路被设置用来接收另一时钟信号和数据流，以及用来利用系统时钟提取和输出所述被提取的时钟信号。
31.根据权利要求30所述的时钟和数据恢复电路，并且其包括被设置用来向数字锁相环路提供另一时钟信号的基准振荡器。
32.根据权利要求29所述的时钟和数据恢复电路，其中所述数据和时钟提取电路包括数字锁相环路电路，所述数字锁相环路电路包括数控振荡器，设置用来在输出处产生振荡信号；相位检测器，其具有被设置用来接收数据流的第一输入及被设置用来从所述数控振荡器的输出经由反馈路径接收振荡信号的第二输入，以及其被设置成输出指示被提供到其第一和第二输入的信号之间相位差的相位误差信号；以及滤波器，其被设置成对相位误差信号进行滤波且提供输出信号来控制数控振荡器，以确定在数控振荡器输出处的振荡信号的频率。
33.根据权利要求32所述的时钟和数据恢复电路，其中所述被接收的时钟信号是来自所述数控振荡器的输出的振荡信号。
34.根据权利要求32所述的时钟和数据恢复电路，其中所述被接收的时钟信号来源自数控振荡器输出处的振荡信号。
35.一种用于产生与被接收时钟信号同步的本地时钟信号的时钟同步器，包括基准振荡器，其被设置用来提供具有基准频率的基准信号；合成器电路，其被设置用来合成来自基准信号的本地时钟信号，所述合成器电路包括锁相环路电路，所述锁相环路电路包括具有被设置用来接收基准信号的第一输入的相位检测器、以及被设置在从受控振荡器到相位检测器的第二输入的反馈路径中的可控除法器，所述除法器是可控制的以沿着所述路径设置分频值N，以确定本地时钟频率与基准频率的比率；时钟比较电路，其被设置用来接收本地时钟信号和被接收的时钟信号，以及其适于产生指示本地和远程时钟信号之间异步的第一数字信号；以及将时钟比较电路链接到除法器的控制链路，所述控制链路被设置成接收第一数字信号且向除法器提供控制信号以根据第一数字信号调节分频值N从而改变本地时钟频率并降低异步，其中时钟比较电路包括弹性缓冲器，所述弹性缓冲器包括适于存储数据的数据存储器，以及所述弹性缓冲器具有用于接收数据的数据输入；用于接收被接收的时钟信号的第一时钟输入；用于输出数据的数据输出；以及被设置用来从合成器电路接收本地时钟信号的第二时钟输入，弹性缓冲器响应于在第一时钟输入处的所接收的时钟信号，用以将提供给数据输入的数据钟控到数据存储器内，响应于在第二时钟输入处的本地时钟信号，用以将数据钟控出数据存储器。弹性缓冲器适于输出所述第一数字信号，所述第一数字信号为指示存储于数据存储器中的数据量的数字填充水平信号，以及控制链路被设置成控制本地时钟频率以在数据存储器中维持所需求的数据平均量。
36.根据权利要求35的时钟同步器，其中所述数据存储器包括存储器阵列以及弹性缓冲器包括适于记录输入计数器值的输入计数器、适于记录输出计数器值的输出计数器、以及比较器，所述弹性缓冲器响应于在第一时钟输入处的时钟脉冲以将输入计数器增加第一增量，以及输入计数器被设置成向比较器提供输入计数器信号，输入计数器信号指示输入计数器值，以及向存储器阵列提供输入指针，输入指针取决于输入计数器值，所述弹性缓冲器响应于在第二时钟输入处的时钟脉冲以将输出计数器值增加第二增量，以及输出计数器被设置成向比较器提供输出计数器信号，所述输出计数器信号指示输出计数器值，以及向存储器阵列提供输出指针，所述输出指针取决于输出计数器值，比较器被设置成根据输入和输出计数器信号产生且输出所述数字填充水平信号，以及所述设置是如此这般，即响应于在第一时钟输入处的时钟脉冲，数据被钟控到存储器阵列内由输入指针所确定的位置，以及响应于在第二时钟输入处的时钟脉冲，数据从输出指针所确定的位置被钟控出存储器阵列。
37.根据权利要求35或36的时钟同步器，其中所述控制链路进一步包括德耳塔西格马调制器。
38.一种产生与被接收时钟信号同步的本地时钟信号的方法，包括下述步骤产生具有基准频率的基准信号利用锁相环路电路对来自基准信号的本地时钟信号进行合成；向包括适于存储数据的数据存储器的弹性缓冲器的第一时钟输入提供被接收的时钟信号；向弹性缓冲器的数据输入提供数据；向弹性缓冲器的第二时钟输入提供本地时钟信号，所述弹性缓冲器具有用于输出数据的数据输出，且其响应于在第一时钟输入处的所接收的时钟信号，用以将提供给数据输入的数据钟控到数据存储器内，且响应于在第二时钟输入处的本地时钟信号，用以将数据钟控出数据存储器；从弹性缓冲器产生且输出指示存储于数据存储器中数据量的数字填充水平信号；以及通过沿着锁相环路的反馈路径设置分频值N，以为了确定本地时钟频率与基准频率的比率，利用数字填充水平信号来控制锁相环路电路，以控制本地时钟频率用以维持数据存储器中所需要的平均数据量。
39.根据权利要求38所述的方法，进一步包括下述步骤即利用数字滤波器对数字填充水平信号进行滤波以及使用经滤波的数字填充水平信号来控制锁相环路电路。
40.根据权利要求38或权利要求39所述的方法，其中所述锁相环路电路包括可控除法器，所述可控除法器被设置在从受控振荡器到相位检测器的反馈路径中且是可控制的，以沿着所述路径设置分频值N来确定本地时钟频率与基准频率的比率。
41.根据权利要求38所述的方法，其中所述数据存储器包括存储器阵列以及弹性缓冲器包括适于记录输入计数器值的输入计数器、适于记录输出计数器值的输出计数器、以及比较器，所述方法进一步包括下述步骤，即通过将输入计数器值增加第一增量，对第一时钟输入处的时钟脉冲做出响应；从输入计数器向比较器提供输入计数器信号，所述输入计数器信号指示输入计数器值；向存储器阵列提供输入指针，所述输入指针取决于输入计数器值，通过将输出计数器值增加第二增量，对第二时钟输入处的时钟脉冲做出响应；从输出计数器向比较器提供输出计数器信号，所述输出计数器信号指示输出计数器值；向存储器阵列提供输出指针，所述输出指针取决于输出计数器值，根据输入和输出计数器信号，利用比较器产生且输出所述数字填充水平信号，通过将数据钟控到存储器阵列内由输入指针所确定的位置，对第一时钟输入处的时钟脉冲做出响应，以及通过将数据从输出指针所确定的位置钟控出存储器阵列，对第二时钟输入处的时钟脉冲做出响应。
42.根据权利要求41所述的方法，进一步包括下述步骤，即控制至少第一和第二增量之一的量值。
43.根据权利要求42所述的方法，包括步骤当本地时钟信号达到与被接收的时钟信号同步时，调节第一和第二增量的量值。
44.根据权利要求42或权利要求43所述的方法，包括下述步骤，即控制第一和第二增量，以便于它们具有共同的量值；以及当本地时钟信号达到与被接收的时钟信号同步时，将所述共同的量值从第一值降低到第二值。
45.根据权利要求41所述的方法，包括下述步骤，即将所述输入计数值记录为包括多个数位的字；以及仅使用所述字的最低有效部分作为输入指针。
46.根据权利要求41所述的方法，包括下述步骤，即将所述输出计数值记录为包括第二多个数位的第二字；以及仅使用所述第二字的最低有效部分作为输出指针。
47.根据权利要求41所述的方法，其中使用比较器来产生所述填充水平的步骤包括比较输入和输出计数器信号以产生指示计数器值之差的数；以及从所述指示数当中减去预定数。
48.根据权利要求38或权利要求41所述的方法进一步包括对数字填充水平信号进行德耳塔西格马调制。
全文摘要
时钟同步器、及结合时钟同步器的时钟和数据恢复装置连同对应的时钟同步方法被加以说明。时钟同步器结合弹性缓冲器。被接收的时钟信号被用来将数据钟控到缓冲器内，以及从本地所产生的时钟被用来将数据钟控出缓冲器。通过使用PLL本地时钟被合成，并且来自弹性缓冲器的填充水平信号被用来控制到本地时钟频率以维持缓冲器内所需要的平均数据量，由此获得所接收的时钟与本地时钟的同步。在优选的实施例中填充水平信号被用来控制PLL反馈路径中的可变除法器，所述PLL被供应有高稳定性的基准信号。因此产生同步的且低抖动的本地时钟。优选地，弹性缓冲器采用相对宽的字宽的计数器、以及得到被降低得多的深度的存储器阵列、由字的仅几个最低有效位所提供的读取和写入指针。
文档编号G06F5/06GK1684405SQ20051005998
公开日2005年10月19日 申请日期2005年4月4日 优先权日2004年4月6日
发明者保罗·莱索 申请人:沃福森微电子股份有限公司