专利名称：在休眠模式期间控制信号状态和漏电流的制作方法
技术领域：
本发明涉及在休眠模式期间控制信号状态和漏电流。
背景技术：
一台计算机(例如，掌上型计算机或笔记本计算机)可能含有至少一种休眠模式，以便在该计算机处于非使用状态时节约电能。在此休眠模式中，提供给计算机的特殊半导体封装或芯片的一个或多个电压电源可能会被切断。例如，在计算机的微处理器中，休眠模式期间微处理器的低压核心电源可能会被切断。而高压核心电源则保持向微处理器的输入/输出(I/O)电路供电。
休眠模式期间，I/O电路保持低功耗状态(而不是被切断)以保持微处理器的外部接口的启用状态。例如，休眠模式期间，在核心电路切断时，I/O电路的一些输出端需要保持在特定的较高或较低逻辑状态，而该I/O电路的一些输入端需要能将该微处理器从休眠模式中唤醒。然而，一些此类I/O电路可能也需要低压电源以便正确的运行。这样，由于低压核心电源被切断，因此，微处理器可能包括稳压器，以便从高压核心电源为I/O电路生成低电源电压。
图1是一个更具体的示例，它描述了I/O驱动器5，该驱动器包括I/O控制电路10、电平转换器12、缓冲器/复位电路14和补充输出驱动器18。I/O控制电路10通过输入端7接收输入信号。在非休眠期间，I/O控制电路10通过针脚7在其输出端提供表示电压的信号。电平转换器12转换I/O控制电路10的信号逻辑电平，并通过缓冲器/复位电路14形成补充信号(称为PULLUP和PULLDOWN)以驱动输出电路18。输出电路18的输出端19提供输出信号，该信号表示通过输入端7显示的逻辑信号。
休眠模式期间，诸如I/O控制电路10和缓冲器/复位电路14等I/O驱动器5的电路可将驱动器5的输出信号设置成预定的逻辑电平，或甚至可能描述输出端19的三个状态。然而，要在休眠模式期间为一些其低压电路供电，I/O驱动器5可包括稳压器25以替代休眠模式期间切断的低压核心电源。
例如，根据电源要求，I/O驱动器5可包括大约三个不同的区域组件通过低压核心电源电压(称为VL)供电的区域20、组件通过VL电源电压和较高压核心电源电压(称为VH)供电的区域22及组件通过VH电源电压供电的区域24。如图1所述，例如，I/O控制电路10可能位于区域20；电平转换器12可能位于区域22以及缓冲器/复位电路14及输出驱动器18可能位于区域24。例如，VL电源电压可能大约为1伏特，而VH电源电压可能大约为3.3伏特。如图1所述，I/O驱动器5使用稳压器25为区域20和22生成VL电源电压。
上述配置的问题在于I/O驱动器5占用的管芯空间因包含稳压器25而变得较大。此外，使用稳压器25增加了在休眠模式期间消耗的功率。在电源切断情况下，运行此类电路的另一个困难之处在于由漏电流产生的功率消耗。
发明内容
因此，一直需要有一种配置可解决上述的一个或多个问题。本发明的提出正是处于这种需要。
图1是先有技术I/O驱动器的示意图；图2是根据本发明实施例的锁存器示意图；图3是根据本发明实施例的一个流程图，描述为锁存器进行休眠模式编程的技术；图4是根据本发明实施例的I/O驱动器示意图；图5是先有技术中电平转移器的示意图；图6是根据本发明实施例的电平转移器示意图。
具体实施例方式
参照图2，根据本发明实施例的锁存器50用于在休眠模式期间建立预定的逻辑状态。这样，锁存器50可编程为带有某个位或值，以便在休眠模式期间将锁存器50的输出端70上的电压电平设置成预定状态。然而，在非休眠模式期间，锁存器50通过锁存器50从其输入端56将数据传递到其输出端70。因此，如下所述，锁存器50可用于在I/O装置处于休眠模式时，在该I/O装置的特殊输入或输出端上编程逻辑电平。
更具体地说，锁存器50包括控制其输入端56与输出端70之间通信的倒相驱动器60。这样，驱动器60在锁存器50处于非休眠模式或未进行复位时从输入端56将一位输入信号(称为DATA)传递到输出端70。然而，在锁存器50处于休眠模式或进行复位时，锁存器50会禁用驱动器60，因此，输出端70上出现的信号就不是由输入端56上的信号提供，而是如下所述由被编程的值提供。
驱动器60包括连接到“或非”门58的输出端的三态输入端。“或非”门58的一个输入端接收在锁存器50复位时断定(例如，变高)的信号(称为RESET)。“或非”门58的另一个输入端接收在锁存器50处于休眠模式时断定(例如，变高)的信号(称为SLEEP)。因此，由于此配置的原因，在断定SLEEP信号或RESET信号时，驱动器60禁用并阻断输入端56与输出端70之间的通信。
SLEEP信号从被取消断定转换到被断定以开始休眠模式时，锁存器50的锁存电路61将输出端70上的信号(称为OUT)表示的数据现行位锁存，因此OUT信号在休眠模式期间保持相同。因此，同时参照图3，图3中所述技术86可用于对锁存器50编程，以便将输出端70的电压电平在休眠模式期间设置为某个特殊的逻辑电平。
在技术86中，在休眠模式开始前，通过提供适当的信号到输入端56，为锁存器50提供了一个数据位(方框88)。接着，在表示该数据位的信号在输出端70上显示时，SLEEP信号被断定(方框90)。为响应SLEEP信号的断定，锁存电路61将输出端70的信号(即，将该位锁存)锁存，这样，在整个SLEEP状态下，输出端70上保持了相同的信号。
参照图2，在本发明的一些实施例中，锁存电路61包括倒相驱动器66、倒相驱动器64和倒相器62。驱动器66的输入端与输出端70相连，并且驱动器66的输出端与驱动器64的输入端相连。驱动器64的输出端与输出端70相连。驱动器64的三态端子与倒相器62的输出端相连，而倒相器62的输入端又与“或非”门58的输出端相连。
SLEEP和RESET信号均被取消断定时，驱动器64禁用，从而禁用了锁存电路61但允许在输入端56和输出端70之间直接通信。断定SLEEP信号而取消RESET信号断定时，驱动器64和66均被启用以便将输出端70的信号锁存。
断定RESET信号时(不管SLEEP信号的状态如何)，锁存器50的电路76将输出端70的信号设置为预定的复位逻辑电平。为此，例如，电路76包括N沟道金属氧化物半导体场效应晶体管(NMOSFET 80)和P沟道金属氧化物半导体场效应晶体管(PMOSFET 77)。PMOSFET 77的源极端子和正极电电压源相连并且PMOSFET 77的漏极端子和NMOSFET 80的漏极端子相连。NMOSFET 80的源极端子接地。NMOSFET 80和PMOSFET 77的漏极端子和驱动器64的输入端相连。
NMOSFET 80和PMOSFET 77的控制级端子以一种能在断定RESET信号在倒相器64的输入端上建立预定逻辑电平的方式连接。例如，要在断定RESET信号时在倒相器64的输入端上建立逻辑“1”电平，PMOSFET 77的控制级端子和倒相器72的输出端相连以接收RESETB信号(倒相RESET信号)，并且NMOSFET 80的控制级端子和小偏压相连，或者和PMOSFET 77的漏极端子相连以形成电阻器。又如，要在断定RESET信号时在倒相器64的输入端上建立逻辑“0”电平，NMOSFET 80的控制级端子和输入端相连以接收RESET信号，并且PMOSFET 77的控制级端子和小偏压相连，或者和PMOSFET 77的漏极端子相连以形成电阻器。
这样，由于上述配置的原因，在断定RESET信号时，驱动器66禁用，从而禁用锁存电路61，并且输出端70显示的电压受电路76的控制。应注意在取消RESET信号断定后，如果SLEEP信号当前被断定，则RESET信号断定期间建立的电压电平在休眠模式的剩余阶段被锁存。
例如，锁存器50可在电路中使用，如图4所示的I/O驱动器100。I/O驱动器100包括位于高压电源区134(例如，3.3伏电压区)的两个锁存器50a和50b，该区在驱动器100的休眠模式期间保持完全供电。然而，锁存器50a和50b从电平转换器106接收补充逻辑信号(称为PULLUP和PULLDOWN)，电平转换器106是位于I/O驱动器100的组合高低电源电压区132的电路。电平转换器106提供PULLUP和PULLDOWN信号以响应更低的电平逻辑信号(即，具有更低的逻辑“1”电平的信号)，而该更低的电平逻辑信号由I/O控制电路102提供以响应输入针脚101显示的信号。I/O控制电路102位于低压区130。这样，由于在休眠模式中切断低压核心电源时I/O驱动器100不包括为其更低压的组件供电的电压电源，因此，I/O控制电路102和电平转换器106可能在休眠模式期间提供不精确的信号。
然而，如上所述，锁存器50a确保在复位时和休眠模式期间提供预定的逻辑电平而不是PULLUP信号。更具体地说，锁存器50a在驱动器100正常操作期间(非休眠模式)，在PULLUP信号之后提供一个信号(称为PULLUP 2)。然而，如上所述，无论PULLUP信号的状态如何，为响应复位和在休眠模式期间，锁存器50a将PULLUP 2信号设为编程的逻辑电平。
同样地，如上所述，锁存器50b确保在复位时和休眠模式期间提供预定的逻辑电平而不是PULLDOWN信号。更具体地说，锁存器50b在驱动器100正常操作期间(非休眠模式)，在PULLDOWN信号之后提供一个信号(称为PULLDOWN 2)。然而，如上所述，无论PULLDOWN信号的状态如何，为响应复位和在休眠模式期间，锁存器50b将PULLDOWN 2信号设为预定的逻辑电平(用于复位)或某个锁存值(用于休眠模式)。
PULLUP 2信号驱动(通过缓冲器108)输出PMOSFET 110，而PULLDOWN 2信号驱动(通过缓冲器112)输出NMOSFET 114。PMOSFET 110的源极端子和电压电源相连，而NMOSFET 114的源极端子接地。NMOSFET 114和PMOSFET 110的漏极端子接在一起以形成I/O驱动器100的输出端120。
锁存器50可用在I/O驱动器100以外的其它电路中，例如在结合“与非”门124，在复位时和休眠模式期间调节输入缓冲器(未显示)输入端126的电压电平的锁存器50c中。这样，“与非”门124的输出端和输入端126相连，“与非”门124的一个输入端经连接从锁存器50c的输出端接收信号(称为IEN)，“与非”门124的另一个输入端和I/O驱动器100的输出端120相连。在正常操作期间，锁存器50c将逻辑“1”的输入信号通过锁存器50c传递，以便将IEN信号的逻辑电平设为逻辑“1”电平，该电平会使“与非”门124将信号从I/O驱动器100的输出端120传递到输入缓冲器的输入端126。然而，为响应复位或在休眠模式期间，锁存器50c将IEN信号的逻辑电平设为预定的逻辑“0”电平(用于复位)或某个锁存值(用于休眠模式)，从而隔开输入端126与输出端120。
电平转换器106可具有在其输入和输出端之间转换逻辑电平的一个或多个电平转移器。这样，电平转移器的输入端可以接收逻辑信号，而相对于与其输出端的信号相关联的逻辑“1”电平(如3.3伏)，该逻辑信号使用较低的逻辑“1”电平(如1伏)。图5所示为一个常规的电平转移器200。转移器200包括薄栅垂直漏(verticaldrain)N沟道金属氧化物半导体场效应晶体管(VDNMOSFET)206和208。VDNMOSFET 206和208的源极端子都接地。VDNMOSFET 206的控制级端子接收输入信号(称为IN)，并且VDNMOSFET 208的控制级端子接收由倒相器207(由低电源电压供电，如大约1伏)提供的倒相形式的输入信号。相对于在电平转移器输入端220显示的信号(称为OUT)的逻辑“1”电平的电压(例如3.3伏)，IN信号具有一个低压(例如1伏)逻辑“1”电平。
VDNMOSFET 206的输出端和厚栅极PMOSFET 214的输出端及厚栅极PMOSFET 216的控制级端子相连。PMOSFET 214和216的源极端子和对应于OUT信号的较高逻辑“1”电平的供应电源(称为Vhigh)相连。PMOSFET 216的漏极端子和PMOSFET 214的控制级端子、输出端220及VDNMOSFET 208的漏极端子相连。
由于上述配置的原因，在IN信号具有逻辑“0”电平时，VDNMOSFET 206不导通，而VDNMOSFET 208可导通。VDNMOSFET 208的导通又使输出端220接地，这样，OUT信号具有逻辑“0”电平。OUT信号的逻辑“0”电平又使PMOSFET 214导通，导通将PMOSFET 216的控制级端子拉到Vhigh电压以防止PMOSFET 216导通。
在IN信号具有逻辑“1”电平时，VDNMOSFET 206导通，而VDMOSFET 208不导通。VDMOSFET 206的导通又将PMOSFET 216的控制级端子拉到逻辑“0”电平，从而使PMOSFET 216导通以将输出端220拉到Vhigh电压，从而使OUT信号具有逻辑“1”电平。输出端220的逻辑“1”电平使PMOSFET 214不导通，从而允许VDNMOSFET 206使PMOSFET 216的控制级端子接地。
上述配置的问题在于没有为休眠模式制定规则。这样，在休眠模式中，VDNMOSFET 206和208的控制级端子由于低压电源供应(例如VCC)被切断而产生浮动时，Vhigh电压可被保留。在这种情况下，VDNMOSFET 206和208的控制级端子由于每个控制级端子与地之间产生的漏电路径而接近临界电压(VT)。
为防止形成到地的漏电路径，根据本发明的电平转移器实施例250(见图6)除厚栅极VDNMOSFET 270外还包括上述转移器。VDNMOSFET 206和208的源极端子并不接地，这些源极端子和VDNMOSFET 270的漏极端子相连。VDNMOSFET 270的控制级端子接收称为XSLEEP的信号，并且VDNMOSFET 270的源极端子接地。
XSLEEP信号是倒相器107(见图4)提供的倒相SLEEP信号。休眠模式期间取消XSLEEP信号断定(例如，变低)时，如本文所述，电平转移器250禁用。因此，在电平转换器106(图4)中使用电平转移器250时，电平转换器106也禁用，从而如上所述导致PULLUP和PULLDOWN信号在休眠模式期间不精确。
电平转移器250不在休眠模式时，XSLEEP信号被断定(例如，变高)以使VDNMOSFET 270导通并依据导通的转移器为VDNMOSFET 206或208建立电流路径。然而，在休眠模式期间，XSLEEP信号未取消断定(例如，变低)以使VDNMOSFET 270不导通，从而阻断了形成到地的漏电电流路径。
VDNMOSFET 270比VDNMOSFET 206或208具有更厚的栅极氧化物，因而使其更不易于击穿。同时，除了相对厚的栅极氧化物外，VDNMOSFET 270可具有接近0.7伏的临界电压(VT)，而VDNMOSFET 206和208可具有接近0.3伏的临界电压。
在本发明的一些实施例中，电平转移器还包括绝缘薄栅极VDMOSFET 256和另一个绝缘薄栅极VDNMOSFET 254，绝缘薄栅极VDMOSFET 256的漏源路径连接在PMOSFET 214和VDNMOSFET 206的漏极端子之间；绝缘薄栅极VDNMOSFET254的漏源路径连接在PMOSFET 216和VDNMOSFET 208的漏极端子之间。VDNMOSFET 206和208的控制级端子都连接VCC电源电压。VDNMOSFET 254和256均是耐高漏压的薄栅极装置，为下面的N沟道VDNMOSFET 206和208提供高压保护。
虽然本发明只公开了有限的几个实施例，但本领域的技术人员可从此公开内容中受益，并将从中理解许多修改和变化。在不脱离本发明的真正精神和范围的情况下，随附权利要求书将包括所有此类的修改和变化。
权利要求
1.一种电平转移器，它包括第一电路，响应与第一逻辑“1”电平相关联的输入信号以生成与所述第一逻辑“1”电平不同的第二逻辑“1”电平相关联的输出信号；以及第二电路，响应休眠模式隔开第一电路和地。
2.如权利要求1所述的电平转移器，其特征在于所述第二电路响应所述电平转移器在非休眠模式而将所述第一电路接地。
3.如权利要求1所述的电平转移器，其特征在于所述输入信号在休眠模式期间不在预定的电平。
4.如权利要求1所述的电平转移器，其特征在于所述第一电路至少包括带有第一栅极厚度的一个晶体管，而所述第二电路至少包括带有比所述第一栅极厚度要厚得多的第二栅极厚度的一个晶体管。
5.一种方法，它包括使用电平转移器在输入和输出信号之间转换逻辑电平；以及选择性地阻断在所述电平转移器和地之间的电流以防在休眠模式期间出现漏电流。
6.如权利要求5所述的方法，其特征在于所述选择性预防操作包括在休眠模式期间阻断在所述电平转移器和地之间的电流路径。
7.如权利要求5所述的方法，其特征在于所述选择性预防操作包括在非休眠模式时将所述电平转移器接地。
8.如权利要求5所述的方法，其特征在于所述选择性地预防包括使用具有比所述电平转移器中的晶体管更厚栅极的晶体管来而选择性地防止所述电流。
9.一种电平转移器，它包括逻辑晶体管；通过所述逻辑晶体管连接到限制电压电平的绝缘晶体管；以及连接在所述绝缘晶体管和电压电源之间的上拉晶体管。
10.如权利要求9所述的电平转移器，其特征在于还包括为至少一个所述逻辑晶体管生成控制信号的倒相器，其中所述倒相器由能在所述第一电压电源关闭前关闭的另一较低电压电源供电。
11.如权利要求9所述的电平转移器，其特征在于所述逻辑晶体管通过能在所述第一电压电源关闭前关闭的第二较低电压电源而进行操作。
12.如权利要求9所述的电平转移器，其特征在于还包括控制晶体管，选择性地将所述逻辑晶体管接地以选择性地启用所述逻辑晶体管的操作。
13.一种电平转移器，它包括逻辑晶体管；控制晶体管，选择性地将所述逻辑晶体管接地以选择性地启用所述逻辑晶体管的操作；为至少一个所述逻辑晶体管生成控制信号的倒相器，其特征在于所述倒相器由能在第二较高电压电源关闭前关闭的第一电压电源供电；以及连接在所述绝缘晶体管和所述第二较高电压电源之间的上拉晶体管。
14.如权利要求13所述的电平转移器，其特征在于所述控制晶体管的操作根据表示休眠模式的信号进行调节。
全文摘要
一种电路包括输入端(56)、输出端(70)以及锁存器(50)。输入端(56)接收输入信号。锁存器可编程为带有某个值。锁存器(50)将输入信号传递到输出端(70)以响应电路不在休眠模式，并且为响应电路在休眠模式而将表示该值的第二信号提供到输出端(70)。
文档编号G06F1/32GK1782955SQ200510118850
公开日2006年6月7日 申请日期2002年7月11日 优先权日2001年7月23日
发明者Z·阿萨努拉, J·费德勒, M·龙维尔 申请人:英特尔公司